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AR# 57454

2013.2 Vivado HLS - 分周値が整数でオペランドの幅が 64 ビットよりも大きい場合、SystemC RTL 協調シミュレーションでエラーが発生する

説明

入力/出力の幅が 64 ビットよりも大きい分周器を使用するデザインで、SystemC 協調シミュレーションの際のアサートにエラーが発生します。 

次のようなメッセージが表示されます。

Assertion failed: DIN0_WIDTH <= 64, file C:/Xilinx/Vivado_HLS/2013.2/common/technology/generic/SystemC/AESL_comp.h, line 877

ソリューション

同じデザインで Verilog と VHDL の RTL 協調シミュレーションを実行してもエラーは発生せず、IP-XACT のエクスポート、VHLD で生成されたプロジェクト ファイルを Vivado ツールで使用した RTL およびインプリメンテーション後のシミュレーションも問題なく完了できます。

したがって、回避策として RTL 協調シミュレーションを使用できます。

SystemC 協調シミュレーションはシミュレーション モデルを用い、インプリメンテーション ツールは RTL (Verilog または VHDL) を使用することに留意してください。

この問題は Vivado HLS 2013.3 で修正される予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47429 ザイリンクス Vivado HLS ソリューション センター - 重要な問題 N/A N/A
AR# 57454
日付 10/20/2014
ステータス アクティブ
種類 既知の問題
ツール
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