UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 57740

Artix-7 FPGA GTP Wizard v2.6 in ISE 14.6 - VHDL ラッパーで PCIe の RX 終端が不正に設定される

説明

PCIe での正しい RX 終端使用モードは、『7 シリーズ FPGA GTP トランシーバー ユーザー ガイド』 (UG482) に示されている使用モード 3 で、次の設定が必要です。

RXLPM_INCM_CFG = 1'b1

RXLPM_IPCM_CFG = 1'b0

ソリューション

ISE Design Suite 14.6 で 7 Series FPGAs Transceivers Wizard v2.6 を生成すると、VHDL ラッパーで RXLPM_INCM_CFG が不正に 1'b0 に設定されます。これを 1'b1 に変更する必要があります。Verilog では正しく設定されます。

Vivado Design Suite 2013.2 の 7 Series FPGAs Transceivers Wizard v2.6 では、VHDL でこれが正しく設定されます。

注記 : 上記の問題は、7 Series FPGAs Transceiver Wizard で生成されたラッパーでのみ見られます。

7 Series Integrated Block for PCI Express コアで生成されたラッパーでは値は正しく、変更は必要ありません。

AR# 57740
日付 09/03/2014
ステータス アクティブ
種類 一般
デバイス
  • Artix-7
ツール
  • ISE Design Suite - 14.6
IP
  • 7 Series FPGAs Transceivers Wizard
このページをブックマークに追加