AR# 57758

MIG 7 Series DDR3/DDR2 - Vivado インプリメンテーションで MMCM クロック pll_clk3 への PLL がバックボーン配線に配置され、異なるバンクから駆動される sys_clk が必要な配線を使用できなくなる

説明

問題の発生したバージョン : MIG 7 Series v1.7a
修正バージョン : (ザイリンクス アンサー 54025) を参照

MIG 7 Series 入力クロックがメモリ インターフェイス PLL を含むバンク外の別のバンクから駆動されている場合、ジッターを低減するため専用周波数バックボーン配線にこのクロックを配線する必要があります。周波数バックボーン配線は 4 つあります。このうち 3 つは PHY ハードブロック (位相器など) を駆動する PLL 出力ブロックによって使用されています。残りの配線は、sys_clk が別のバンクから駆動されているときに sys_clk 用に使用する必要があります。詳細は (ザイリンクス アンサー 40603) を参照してください。MIG 7 Series が ISE デザイン ツールでインプリメントされている場合この配線は合っています。しかし、同じデザインが Vivado ツールでインプリメントされている場合、MMCM クロック pll_clk3 への PLL は 4 つ目のバックボーン配線に配置され、sys_clk がこの配線を使用できなくなります。これはバックボーン制約が sys_clk に設定されていてもいなくても発生します。

ソリューション

この問題を回避するには sys_clk をバックボーン配線に配線するには、BUFH を MMCM クロック pll_clk3 への PLL に追加します。

  1. user_design/rtl/clocking/mig_7series_vx_x_infrastructure.v モジュールを開きます。
  2. 「pll_clk3_out」というワイヤを追加します。
    wire        pll_clk3_out;
  3. MMCM クロック配線「pll_clk3」への PLL に BUFH を追加します。
      BUFH u_bufh_pll_clk3
        (
         .O (pll_clk3),
         .I (pll_clk3_out)
         );
  4. plle2_i インスタンスの CLKOUT3 ポートに pll_clk3_out を接続します。
  5. デザインを再インプリメントします。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54025 MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40603 7 シリーズ FPGA MIG DDR2/DDR3 - クロッキング ガイドライン N/A N/A
AR# 57758
日付 10/02/2013
ステータス アクティブ
種類 既知の問題
デバイス
IP