AR# 57764

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7 Series Integrated Block Wrapper for PCI Express v2.2 - VHDL 版のコアでレーン 1 から 7 の TX デエンファシスが間違って設定される

説明

問題の発生したバージョン : v1.10/v2.1
修正バージョンおよび既知の問題

v1.10 の場合は (ザイリンクス アンサー 40469) を参照、v2.1 の場合は
(ザイリンクス アンサー 54643) を参照

7 Series Integrated Block Wrapper for PCI Express を VHDL 言語で生成すると、レーン 1 から 7 までは TX デエンファシスが -6dB になり、レーン 0 はネゴシエートされたデエンファシスのレベルおよびリンク速度次第で、-3.5dB または -6dB になります。

この問題はコアが VHDL 言語で生成されている場合にのみ発生し、Verilog の場合は発生しません。

ソリューション

この問題を回避するには <core_name>_gt_top.vhd モジュールを次のように変更します。

変更前 :

 -- Generate TX Deemph input based on Link Width
  tx_deemph_x1 : if (LINK_CAP_MAX_LINK_WIDTH_int = 1) generate
    pipe_tx_deemph_concat(0) <= pipe_tx_deemph;
  end generate;

  tx_deemph_x2 : if (LINK_CAP_MAX_LINK_WIDTH_int = 2) generate
    pipe_tx_deemph_concat <= ("0" & pipe_tx_deemph);
  end generate;

  tx_deemph_x4 : if (LINK_CAP_MAX_LINK_WIDTH_int = 4) generate
    pipe_tx_deemph_concat <= ("000" & pipe_tx_deemph);
  end generate;

  tx_deemph_x8 : if (LINK_CAP_MAX_LINK_WIDTH_int = 8) generate
    pipe_tx_deemph_concat <= ("0000000" & pipe_tx_deemph);
  end generate;

変更後 :

-- Generate TX Deemph input based on Link Width 
tx_deemph_x1 : if (LINK_CAP_MAX_LINK_WIDTH_int = 1) generate
pipe_tx_deemph_concat(0) <= pipe_tx_deemph;
end generate;

tx_deemph_x2 : if (LINK_CAP_MAX_LINK_WIDTH_int = 2) generate
pipe_tx_deemph_concat <= (1 downto 0 => pipe_tx_deemph);
end generate;

tx_deemph_x4 : if (LINK_CAP_MAX_LINK_WIDTH_int = 4) generate
pipe_tx_deemph_concat <= (3 downto 0 => pipe_tx_deemph);
end generate;

tx_deemph_x8 : if (LINK_CAP_MAX_LINK_WIDTH_int = 8) generate
pipe_tx_deemph_concat <= (others => pipe_tx_deemph);
end generate;

注記: 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれ以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは行われていません。

改訂履歴
2013/10/8 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54643 7 Series Integrated Block for PCI Express - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 57764
日付 04/28/2014
ステータス アクティブ
種類 一般
IP
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