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AR# 57782

MIG 7 Series DDR3 - ZC706 リファレンス デザインの sys_clk タイプに関する問題

説明

問題の発生したバージョン : v2.0 Rev1
修正バージョン : (ザイリンクス アンサー 54025) を参照

ZC706 MIG デザイン作成の PDF (XTP244) の 28 ページにスクリーンショットがあり、そこには sys_clk に選択されている正しいピンが示されており、またこのページは何も変更せずそのままにしておき、[Next] をクリックすることができると記述があります。


しかし、この PDF スライドに従って手順を踏んでいくと、[System Signals Selection] ページでデフォルトの sys_clk 割り当てに バンク 33 が選択され、これには使用できる CCIO はありません。MIG GUI にバグがあり、sys_clk タイプが DIFFERENTIAL に設定されていても、[Next] をクリックし、sys_clk にピンを割り当てることなくコアを生成することができます。次のスクリーンショットをご覧ください。

通常、この信号を接続する必要があることを知らせるエラー メッセージが表示され、[Next] ボタンは無効になります。しかし、ZC706 MIG フローをはじめとするコンフィギュレーションでは、実際に sys_clk ピンを割り当てなくてもコアがビルドできます。


このため、IP サンプル デザインが開いている場合、またはコアが再生成されるときに問題が発生します。mig_ex.tcl スクリプトでコアが再生成され、また sys_clk ピンが定義されていないため、ツールでは NO BUFFER オプションが使用されているものと判断され、sysclk_type 設定が DIFFERENTIAL から NO BUFFER に生成された IP では変更になります。example_top.v および sim_tb_top.v では sysclk_type が DIFFERENTIAL に設定されているままになっていますが、<core_name>.v 最上位ファイルでは NO BUFFER が使用され、システム クロック信号はインスタンシエートされません。モジュール間に食い違いがあるため、合成およびシミュレーションでエラーが発生します。

ソリューション

この問題を回避するには、ZC706 用に MIG コアを生成する際に、正しい sys_clk ピンを手動で選択する必要があります。[System Signals Selection] ページで、上記の PDF スライドのスクリーンショットにあるように、バンク 33 の H9/G9 に sys_clk_p/n を割り当てる必要があります。

改訂履歴
2013/12/18 - 初版

AR# 57782
日付 01/14/2014
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
IP
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