AR# 57866

Artix-7 FPGA AC701 評価キット - AC701 でのイーサネットの制約

説明

Artix-7 FPGA AC701 評価キットのイーサネット接続に必要な I/O 規格は何でしょうか。

ソリューション

AC701 のイーサネット接続には HSTL_I_18 IO 規格が必要です。

HSTL_I_18 IO に関連付けられている必要なピンは次のとおりです。

  • PHY_TX_CTRL
  • PHY_TXD[3:0]
  • PHY_TX_CLK
  • PHY_RX_CTRL
  • PHY_RXD[3:0]
  • PHY_RX_CLK


HSTL 規格には VREF が必要なので、内部 Vref 制約を適用する必要があります。

INTERNAL_VREF_BANK13=0.90

これらの制約の XDC 構文 (全文) は次のとおりです。

set_property PACKAGE_PIN U22      [get_ports PHY_TX_CLK]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_TX_CLK]

set_property PACKAGE_PIN T15      [get_ports PHY_TX_CTRL]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_TX_CTRL]

set_property PACKAGE_PIN T17      [get_ports PHY_TXD3]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_TXD3]

set_property PACKAGE_PIN T18      [get_ports PHY_TXD2]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_TXD2]

set_property PACKAGE_PIN U15      [get_ports PHY_TXD1]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_TXD1]

set_property PACKAGE_PIN U16      [get_ports PHY_TXD0]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_TXD0]

set_property PACKAGE_PIN U21      [get_ports PHY_RX_CLK]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_RX_CLK]

set_property PACKAGE_PIN U14      [get_ports PHY_RX_CTRL]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_RX_CTRL]

set_property PACKAGE_PIN V14      [get_ports PHY_RXD3]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_RXD3]

set_property PACKAGE_PIN V16      [get_ports PHY_RXD2]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_RXD2]

set_property PACKAGE_PIN V17      [get_ports PHY_RXD1]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_RXD1]

set_property PACKAGE_PIN U17      [get_ports PHY_RXD0]

set_property IOSTANDARD HSTL_I_18 [get_ports PHY_RXD0]

set_property INTERNAL_VREF 0.9    [get_iobanks 13]

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51900 Artix-7 FPGA AC701 評価キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
AR# 57866
日付 10/10/2013
ステータス アクティブ
種類 一般
Boards & Kits