このアンサーでは、UltraScale FPGA Gen3 Integrated Block for the PCI Express コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。
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一般情報
サポートされるデバイスは、次の 3 つの場所から確認できます。
次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
| コアのバージョン | Vivado のバージョン |
|---|---|
| v4.4 (Rev4) | 2018.3 |
| v4.4 (Rev3) | 2018.2 |
| v4.4 (Rev2) | 2018.1 |
| v4.4 (Rev1) | 2017.4 |
| v4.4 | 2017.3 |
| v4.3 (Rev1) | 2017.2 |
| v4.3 | 2017.1 |
| v4.2 (Rev3) | 2016.4 |
| v4.2 (Rev2) | 2016.3 |
| v4.2 (Rev1) | 2016.2 |
| v4.2 | 2016.1 |
| v4.1 (Rev1) | 2015.4 |
| v4.1 | 2015.3 |
| v4.0 (Rev1) | 2015.2 |
| v4.0 | 2015.1 |
| v3.1 (Rev2) | 2014.4.1 |
| v3.1 (Rev1) | 2014.4 |
| v3.1 | 2014.3 |
| v3.0 (Rev1) | 2014.2 |
| v3.0 | 2014.1 |
| v2.0 | 2013.4 |
| v1.0 | 2013.3 |
デザイン アドバイザリ
| (Xilinx Answer 64404) | UltraScale FPGA Gen3 Integrated Block for PCI Express のデザイン アドバイザリ (Vivado 2015.1、2014.4.1) - デバイス コンフィギュレーション後に PHYSTATUS が PHY 操作に応答しないためにリンク トレーニングされない |
緊急パッチ
次の表は、UltraScale FPGA Gen3 Integrated Block for PCI Express コアに対する緊急パッチとそのパッチの対象となる Vivado ツールのバージョンをリストしたものです。
| パッチの提供元 | コア バージョン (パッチのインストール後) | Vivado のバージョン | 修正された問題 |
|---|---|---|---|
| (Xilinx Answer 64404) | v4.0 (Rev1) | 2015.1 | (Xilinx Answer 64404)、(Xilinx Answer 64838) のアップデート #1 |
| (Xilinx Answer 64875) | v4.0 (Rev2) | 2015.2 | (Xilinx Answer 64875) |
| (Xilinx Answer 65744) | v4.1 (Rev.65744) | 2015.3 | (Xilinx Answer 65744) |
| (Xilinx Answer 65831) | v4.1 (Rev.65831) | 2015.3 | (Xilinx Answer 65744)、(Xilinx Answer 65831) |
| (Xilinx Answer 66347) | v4.1 (Rev.66347) | 2015.4 | (Xilinx Answer 66347) |
| (Xilinx Answer 67111) | v4.2 (Rev.67111) | 2016.1 | (Xilinx Answer 67111) |
| (Xilinx Answer 67422) | v4.2 (Rev.67422) | 2016.2 | (Xilinx Answer 67422) |
| (Xilinx Answer 69308) | v4.3 (Rev69308) | 2017.1 | (Xilinx Answer 69308) |
| (Xilinx Answer 69477) | v4.3 (Rev69477) | 2017.1 / 2017.2 | (Xilinx Answer 69477) |
| (Xilinx Answer 70061) | v4.4 (Rev70061) | 2017.3 | (Xilinx Answer 70061) |
既知の問題および修正された問題
次の表に、Vivado 2013.3 でリリースされた UltraScale FPGA Gen3 Integrated Block for PCI Express コア v1.0 以降の既知の問題を示します。
注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| (Xilinx Answer 70061) | パイプラインの 2 段目がイネーブルになっていると PIPE シミュレーションがエラーになる | v4.4 | v4.4 (Rev1) |
| (Xilinx Answer 69477) | ソース クロック sys_clk と デスティネーション クロック pipe_clk が非同期 (Timed (unsafe)) となる | v4.3 / v4.3 (Rev1) | v4.4 |
| (Xilinx Answer 69308) | GT DRP アービタ ブロック | v4.3 | 2017.2 |
| (Xilinx Answer 68081) | ERROR: [DRC 23-20] Rule violation (HDTC-6) Non-stage-one logic illegally placed - Non-stage-one logic | v4.2 (Rev1) | v4.3 |
| (Xilinx Answer 67422) | 複数のリセット後に Gen3 レートでリンク アップ エラーが発生する | v4.2 (Rev1) | v4.2 (Rev2) |
| (Xilinx Answer 67111) | 従来の割り込みモードおよび MSI-X テーブル オフセットにおける問題 | v4.2 | v4.2 (Rev1) |
| (Xilinx Answer 66347) | ASPM サポート アップデート | v4.1 (Rev1) | v4.2 |
| (Xilinx Answer 65946) | user_clk に対する入力ポート クロックについてのクリティカル警告 CDC-1 および CDC-7 | v4.1 | v4.2 |
| (Xilinx Answer 65831) | [Falling Edge Receiver Detect] を選択すると GT DRP ポートがディスエーブルになる | v4.1 | v4.1 (Rev1) |
| (Xilinx Answer 65744) | 同一デザインで MSI と MSI-X を両方ともイネーブルにする | v4.1 | v4.2 |
| (Xilinx Answer 65776) | ERROR: [DRC 23-20] Rule violation (REQP-1881) Tandem_design_fails_with_flash_programming | v4.1 | v4.1 (Rev1) |
| (Xilinx Answer 65587) | CRITICAL WARNING: [Timing 38-282] Negative SETUP slack violation | v4.1 | v4.1 (Rev1) |
| (Xilinx Answer 64875) | リセット中に CPLLLOCK がディアサートされるため、PCIe リンク アップ エラーが発生する | v4.0 (Rev1) | v4.1 |
| (Xilinx Answer 64718) | XCVU095 - FFVC2104、XCVU190 - FLGA2577 および XCVU125 - FLVC2104 の refclk_buf ロケーションが間違っている | v4.0 | v4.0 (Rev1) |
| (Xilinx Answer 62668) | VHDL バージョンのコアの場合にサンプル デザインのシミュレーションおよび合成でエラーが発生する | v3.1 | v3.1 (Rev1) |
| (Xilinx Answer 62471) | 2014.2 のデザインを 2014.3 でインプリメントするとタイミング違反が発生する | v3.1 | なし |
| (Xilinx Answer 60072) | X0Y0 以外の PCIe ロケーションが選択されていると、いくつかのタイミング違反が見られる | v3.0 | v3.0 (Rev1) |
| (Xilinx Answer 60299) | ホスト システムが PF1 を検出しない | v3.0 | v3.0 (Rev1) |
| (Xilinx Answer 59946) | Virtex Ultrascale デバイスに使用する PERSTn 信号について | v3.0 | v3.0 (Rev1) |
| (Xilinx Answer 59900) | 合成/インプリメンテーション後のネットリストの論理/タイミング シミュレーションのサポート | v3.0 | v4.0 |
その他の情報
| (Xilinx Answer 59901) | Vivado での GT ウィザード モードのイネーブル方法 |
| (Xilinx Answer 61492) | PERSTn ピンに対する I/O 規格 |
| (Xilinx Answer 64761) | UltraScale デバイスにおける Tandem PCIe およびパーシャル リコンフィギュレーションでの PCI Express リンクを介したビートストリームの読み込み |
| (Xilinx Answer 65940) | 「[DRC 23-20] Rule violation (HDTC-12) CONFIG cells must be in stage one」というエラー メッセージが表示される |
| (Xilinx Answer 68134) | UltraScale および UltraScale+ FPGA Gen3 Integrated Block for PCI Express- 統合デバッグ機能およびユーザー ガイド |
| (Xilinx Answer 69453) | ホット プラグ サポート |
| (Xilinx Answer 66497) | ModelSim/QuestaSim がすべて Cfg 要求に対して UR で応答する |
| (Xilinx Answer 69195) | ステージ 1 ビットストリームがプログラムされているときの MWr TLP 要求応答 |
| (Xilinx Answer 71427) | ERROR: [DRC REQP-1910] PCIE31_invalid_MCAPPERSTxB_driver |
| (Xilinx Answer 71355) | UltraScale FPGA Gen3 Integrated Block for PCI Express の Vivado ILA 使用法ガイド |
| (Xilinx Answer 72053) | Tandem 用に MCAP_FPGA_BITSTREAM_VERSION を設定する方法 |
| (Xilinx Answer 72175) | リンク トレーニング問題のデバッグに関する質問 |
改訂履歴
| 2013/10/23 | 初版 |
| 2013/12/18 | 2013.4 用にアップデート |
| 2014/04/16 | 2014.1 用にアップデート |
| 2014/07/15 | (Xilinx Answer 61492) を追加 |
| 2014/10/08 | 2014.3 用にアップデート |
| 2014/11/24 | 2014.4 用にアップデート |
| 2015/4/15 | 2015.1 用にアップデート |
| 2015/06/24 | 2015.2 用にアップデート |
| 2015/07/04 | デザイン アドバイザリおよび緊急パッチ セクションを追加 |
| 2015/07/23 | (Xilinx Answer 64875) を追加 |
| 2015/10/06 | 2015.3 用にアップデート |
| 2015/11/11 | (Xilinx Answer 65940) を追加 |
| 2015/11/24 | 2015.4 用にアップデート |
| 2016/01/15 | (Xilinx Answer 66347) を追加 |
| 2016/04/13 | 2016.1 用にアップデート |
| 2016/06/06 | (Xilinx Answer 67111) を追加 |
| 2016/08/06 | 2016.2 用にアップデート |
| 2016/07/21 | (Xilinx Answer 67422) を追加 |
| 2016/10/05 | 2016.3 用にアップデート |
| 2016/10/15 | (Xilinx Answer 68081) を追加 |
| 2017/01/24 | 2016.4 用にアップデート |
| 2017/04/05 | 2017.1 用にアップデート |
| 2017/07/05 | 2017.2 用にアップデート |
| 2017/07/18 | (Xilinx Answer 69477) を追加 |
| 2017/10/31 | (Xilinx Answer 70061) を追加 |
| 2018/04/18 | (Xilinx Answer 66497) を追加 |
| 2019/03/06 | (Xilinx Answer 72053) を追加 |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 65940 | UltraScale FPGA Gen3 Integrated Block for PCI Express/UltraScale+ FPGA Integrated Endpoint Block for PCI Express - Tandem およびデバッグ ハブの問題 | N/A | N/A |
| 72053 | UltraScale および UltraScale+ PCI Express (Vivado 2018.3) - MCAP_FPGA_BITSTREAM_VERSION を Tandem 用に設定する方法 | N/A | N/A |
| AR# 57945 | |
|---|---|
| 日付 | 04/11/2019 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| IP |
|