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AR# 58057

MIG 7 Series - IES および VCS シミュレータのサポート

説明

MIG 7 Series v2.0 Rev1 IP で、Verilog デザインに対してのみ IES および VCS シミュレーションがサポートされるようになりました。シミュレーションは Vivado 外でスタンドアロンで実行する必要があります。

ソリューション

このアンサーの終わりに添付されているスクリプトは、Vivado GUI で [Open IP Example Design] を実行して生成された MIG 7 Series IP サンプル デザインをターゲットにしています。シミュレーション用にユーザーが独自のスクリプトを作成するには、ユーザー デザインまたはカスタム デザインのシミュレーションが必要です。

シミュレーション スクリプトの実行手順は、添付の AR58057.zip にある readme.txt ファイルにあります。
注記 : シミュレーションには QDRII+ メモリ モデルが必要で、メモリ ベンダーから直接入手する必要があります。

LPDDR2 シミュレーションの場合は、VCS を使用していると次のようなエラー メッセージが表示されます。

Error-[SE] Syntax error
Following verilog source has syntax error :
"../../user_design/rtl/controller/mig_7series_v2_0_arb_select.v", 402 token is '*)'
always@(/*AS*/*)

このエラー メッセージが表示されないようにするには、mig_7series_v2_0_arb_select.v で「always @(/*AS*/*)」を「always @(*)」に置き換えます。

改訂履歴
2013/10/25 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR58057.zip 26 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

AR# 58057
日付 11/25/2013
ステータス アクティブ
種類 一般
デバイス
IP
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