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AR# 58086

Vivado 2013.3 での 7 Series GTZ Transceiver Wizard - 既知の問題および回避策

説明

このアンサーは、Vivado 2013.3 Design Suite で GTZ トランシーバーをターゲットにした 7 Series FPGAs Transceivers Wizard v3.0 の既知の問題について説明します。

ソリューション

1) デザインの下半分の Octal デザインに異なる userclk が選択されていると XDC 制約が見当たらない (CR: 740683)。
これは Virtex-7 HT XC7VH870T デバイスを対象にしています。

回避策 : 下半分の Octal および Beachfront モジュールへのクロック供給は異なるため、Octal から Beachfront への信号のタイミングは無視する必要があります。これらの信号にフォルス パス制約を追加してください。

2) ツールで BUFG を配置できない。デザインに多数の MMCM および BUFG があると place_design ステージでエラーが発生する (CR: 741959)。
これは Virtex-7 HT XC7VH580T および XC7VH870T デバイスを対象にしています。

回避策 : デザインの MMCM および BUFG にロケーション制約を追加します。BUFG ロケーションについては、このアンサーの最後にあるエクセル シートを参照してください。

3) あるレーンの OUTCLK が別のレーンの異なるライン レートの userclk を駆動していると、MMCM が正しくコンフィギュレーションされない。
これは Virtex-7 HT XC7VH580T および XC7VH870T デバイスを対象にしています。

回避策 : 必要な CLKIN 周期および CLKOUT 周期に基づいて、MMCM に対して正しい DIVIDER および MULT の値を設定します。計算方法は http://japan.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf を参照してください。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
GTZ_BUFG.xlsx 17 KB XLSX
AR# 58086
日付 10/29/2013
ステータス アーカイブ
種類 既知の問題
デバイス
  • Virtex-7 HT
ツール
  • Vivado Design Suite - 2013.3
IP
  • 7 Series FPGAs Transceivers Wizard
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