このアンサーでは、DDR4、DDR3、QDRII+、QDRIV、RLDRAM3、LPDDR3 UltraScale および UltraScale+ コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。
このリリース ノートおよび既知の問題は、UltraScale および UltraScale+ ベースのデバイスでサポートされるプログラマブル ロジック メモリ インターフェイス IP コアを対象としています。
Memory IP ページ:
https://japan.xilinx.com/products/technology/memory.html#externalMemory
ザイリンクス フォーラム:
テクニカル サポートは、メモリ インターフェイス ボードのフォーラム ボードを活用してください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。
ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。
一般情報
サポートされるデバイスは次の場所から確認できます。
各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。
表 1 に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
表 1: バージョン対照表
| DDR4 バージョン | DDR3 バージョン | RLDRAM3 バージョン | QDRII+ バージョン | QDRIV バージョン | LPDDR3 バージョン | Vivado のバージョン |
| v2.2 (Rev. 10) | v1.4 (Rev. 10) | v1.4 (Rev. 10) | v1.4 (Rev. 10) | v2.0 (Rev.10) | v1.0 (Rev. 10) | 2020.2 |
| v2.2 (Rev. 9) | v1.4 (Rev. 9) | v1.4 (Rev. 9) | v1.4 (Rev. 9) | v2.0 (Rev.9) | v1.0 (Rev. 9) | 2020.1 |
| v2.2 (Rev. 8) | v1.4 (Rev. 8) | v1.4 (Rev. 8) | v1.4 (Rev. 8) | v2.0 (Rev.8) | v1.0 (Rev. 8) | 2019.2 |
| v2.2 (Rev. 7) | v1.4 (Rev. 7) | v1.4 (Rev. 7) | v1.4 (Rev. 7) | v2.0 (Rev.7) | v1.0 (Rev. 7) | 2019.1 |
| v2.2 (Rev. 6) | v1.4 (Rev.6) | v1.4 (Rev.6) | v1.4 (Rev.6) | v2.0 (Rev.6) | v1.0 (Rev. 6) | 2018.3 |
| v2.2 (Rev. 5) | v1.4 (Rev.5) | v1.4 (Rev.5) | v1.4 (Rev.5) | v2.0 (Rev.5) | v1.0 (Rev. 5) | 2018.2 |
| v2.2 (Rev. 4) | v1.4 (Rev.4) | v1.4 (Rev.4) | v1.4 (Rev.4) | v2.0 (Rev. 4) | v1.0 (Rev.4) | 2018.1 |
| v2.2 (Rev. 3) | v1.4 (Rev.3) | v1.4 (Rev.3) | v1.4 (Rev.3) | v2.0 (Rev. 3) | v1.0 (Rev.3) | 2017.4 |
| v2.2 (Rev. 2) | v1.4 (Rev.2) | v1.4 (Rev.2) | v1.4 (Rev.2) | v2.0 (Rev. 2) | v1.0 (Rev.2) | 2017.3 |
| v2.2 (Rev. 1) | v1.4 (Rev. 1) | v1.4 (Rev. 1) | v1.4 (Rev. 1) | v2.0 (Rev.1) | v1.0 (Rev.1) | 2017.2 |
| v2.2 | v1.4 | v1.4 | v1.4 | v2.0 | v1.0 | 2017.1 |
| v2.1 (Rev. 1) | v1.3 (Rev.1) | v1.3 (Rev.1) | v1.3 (Rev.1) | v1.2 (Rev.1) | 2016.4 | |
| v2.1 | v1.3 | v1.3 | v1.3 | v1.2 | 2016.3 | |
| v2.0 (Rev. 1) | v1.2 (Rev.1) | v1.2 (Rev.1) | v1.2 (Rev.1) | v1.1 (Rev.1) | 2016.2 | |
| v2.0 | v1.2 | v1.2 | v1.2 | v1.1 | 2016.1 | |
| v1.1 | v1.1 | v1.1 | v1.1 | v1.0 | 2015.4 | |
| v1.0 | v1.0 | v1.0 | v1.0 | 2015.3 | ||
| v7.1 | v7.1 | v7.1 | v7.1 | 2015.2 | ||
| v7.0 | v7.0 | v7.0 | v7.0 | 2015.1 | ||
| v6.1 | v6.1 | v6.1 | v6.1 | 2014.4 | ||
| v6.0 | v6.0 | v6.0 | v6.0 | 2014.3 | ||
| v5.0 (Rev. 1) | v5.0 (Rev. 1) | v5.0 (Rev. 1) | v5.0 (Rev. 1) | 2014.2 | ||
| v5.0 | v5.0 | v5.0 | v5.0 | 2014.1 |
Vivado 2015.3 リリースから MIG ウィザードが使用されなくなりました。
サポートされるメモリ インターフェイス タイプすべてがサポートされるウィザードが提供されています。このため、コアのバージョンが 1.0 にリセットされました。
UltraScale ファミリ FPGA でサポートされているメモリ インターフェイスおよび動作周波数のリストについては、メモリ ソリューションのページの [外部メモリ インターフェイス] のセクションを参照してください。
https://japan.xilinx.com/products/technology/memory.html#externalMemory
サポートされる OS および IP リリース ノートなどを含めた Vivado の新機能については、(UG973) を参照してください。
表 2 に、UltraScale ファミリ外部メモリ インターフェイス IP を使用する際の一般的なガイダンスを含むアンサーを示します。
表 2: 一般的なガイダンスおよびデザイン アドバイザリ
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 59625) | MIG UltraScale - デザイン メソドロジ チェックリスト |
| (Xilinx Answer 61304) | MIG UltraScale - クロッキング ガイドラインおよび要件 |
| (Xilinx Answer 68937) | UltraScale/UltraScale+ DDR3 および DDR4 メモリ インターフェイス キャリブレーションおよびハードウェア デバッグ ガイド |
| (Xilinx Answer 71119) | UltraScale/UltraScale+ Memory IP - MIG ダッシュボードにレポートされるキャリブレーション マージンについて |
| (Xilinx Answer 63462) | MIG UltraScale - カスタム パーツを作成するためのサンプル CSV データ ファイル |
| (Xilinx Answer 63831) | MIG UltraScale - IP の 2015.1 への移行およびアップグレード |
| (Xilinx Answer 61598) | Kintex UltraScale FPGA のデザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 61930) | Virtex UltraScale FPGA のデザイン アドバイザリ マスター アンサー |
| (Xilinx Answer 62483) | MIG UltraScale (すべてのメモリ タイプ) のデザイン アドバイザリ - VRP ピンおよび DCI Cascade の要件 |
| (Xilinx Answer 68169) | Kintex UltraScale FPGA および Virtex UltraScale FPGA のデザイン アドバイザリ - 新しい最低限のプロダクション スピード仕様バージョン (スピード ファイル) の要件 |
| (Xilinx Answer 73068) | UltraScale/UltraScale+ DDR4/DDR3 IP デザイン アドバイザリ - メモリ IP のタイミング例外が原因でハードウェアでキャリブレーション後のデータ エラーまたは DQS ゲート トラッキング エラーが発生する場合がある |
| (Xilinx Answer 76121) | UltraScale/UltraScale+ and Zynq MPSoC DDR Memory Interface IP - PCB シミュレーション サポートの記事 |
既知の問題および修正された問題
表 3 に、各 UltraScale ファミリ外部メモリ インターフェイス IP に対するリリース ノートおよび既知の問題のアンサーのリストを示します。
表 3: UltraScale ファミリ外部メモリ IP に対するリリース ノートおよび既知の問題のアンサー
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 69035) | UltraScale/UltraScale+ DDR4 - リリース ノートおよび既知の問題 |
| (Xilinx Answer 69036) | UltraScale/UltraScale+ DDR3 - リリース ノートおよび既知の問題 |
| (Xilinx Answer 69037) | UltraScale/UltraScale+ RLDRAM3 - リリース ノートおよび既知の問題 |
| (Xilinx Answer 69038) | UltraScale/UltraScale+ QDRII+ - リリース ノートおよび既知の問題 |
| (Xilinx Answer 69039) | UltraScale/UltraScale+ QDRIV IP - リリース ノートおよび既知の問題 |
| (Xilinx Answer 69040) | UltraScale/UltraScale+ LPDDR3 IP - リリース ノートおよび既知の問題 |
表 4 に、すべての UltraScale ファミリ外部メモリ インターフェイス IP に適用される既知の問題および修正された問題のリストを示します。
表 4: 既知の問題および修正された問題
| アンサー | タイトル | 問題の発生した バージョン | 修正 バージョン |
|---|---|---|---|
| (Xilinx Answer 76121) | UltraScale/UltraScale+ and Zynq MPSoC DDR Memory Interface IP - PCB シミュレーションのサポートの記事 | なし | なし |
| (Xilinx Answer 75986) | UltraScale/UltraScale+ DDR4 IP - 2020.2 のマルチランク DIMM デザインの 2 番目のランクでキャリブレーション エラーが発生する | 2020.2 | 2020.2.1 |
| (Xilinx Answer 73715) | UltraScale/UltraScale+ DDR3/DDR4 IP - RDIMM を使用して自動更新を使用するロック IP を Vivado 2020.1 以降で使用する場合はアップグレードする必要がある | 2020.1 | 修正予定なし |
| (Xilinx Answer 73714) | UltraScale/UltraScale+ Memory IP - 以前のバージョンの Vivado でロックされた IP を 2020.1 以降で使用するとインプリメンテーション中またはハードウェアでエラーが発生する | 2020.1 | 修正予定なし |
| (Xilinx Answer 73461) | UltraScale/UltraScale+ DDR3/DDR4 IP - インプリメント済みのデザインで誤ってインスタンシエートされている BRAM または、存在していない BRAM が原因で Memdata エラーが発生し、キャリブレーションされない | v2.2 (Rev. 6) | v2.2 (Rev. 10) |
| (Xilinx Answer 73068) | UltraScale/UltraScale+ DDR4/DDR3 IP デザイン アドバイザリ - メモリ IP のタイミング例外が原因でハードウェアでキャリブレーション後のデータ エラーまたは DQS ゲート トラッキング エラーが発生する場合がある | 2016.4 | 2020.1 |
| (Xilinx Answer 72582) | UltraScale Memory IP - 航空宇宙グレードの Kintex UltraScale XQRKU060 デバイス バイト プランナーでエラー、またはバンク 46 またはバンク 25 で MIG 66-99 エラーが発生する | 2019.1 | 2020.1 |
| (Xilinx Answer 72044) | UltraScale/UltraScale+ Memory IP - 2018.2 以降のバージョンでのデフォルト Vivado シミュレーション ビヘイビアーの変更 | 2018.2 | 2020.1 |
| (Xilinx Answer 69947) | UltraScale Memory IP - デザインでホールド違反が発生する | 2017.1 | 未修正 |
| (Xilinx Answer 69827) | UltraScale+ Memory IP - SFVB784 パッケージの PL メモリ インターフェイスのデータ レートが間違っている | 2017.2 | 2017.3 |
| (Xilinx Answer 69611) | UltraScale/UltraScale+ Memory IP - サンプル デザイン - Advanced Traffic Generator (ATG) の使用に関するデータ比較エラー | 2014.1 | なし |
| (Xilinx Answer 69324) | UltraScale+ MPSoC Memory IP - PL メモリ インターフェイスの SFVC784 パッケージのデータ レートが正しくない | 2017.1 | 2017.2 |
| (Xilinx Answer 69291) | UltraScale+ MPSoC Memory IP - SFVA625 パッケージで PL メモリ インターフェイスがサポートされない | 2017.1 | 2017.2 |
| (Xilinx Answer 68976) | UltraScale/UltraScale+ Memory IP - ユーザー独自の Pblock を追加すると BITSLICE_CONTROL の RIU_CLK ピンと PLL_CLK ピンの間でスキュー違反が発生することがある | 2015.3 | 未修正 |
| (Xilinx Answer 67392) | UltraScale/UltraScale+ Memory IP - パルス幅違反が発生することがある | 2016.2 | 2017.1 |
| (Xilinx Answer 67967) | UltraScale/UltraScale+ Memory IP - 「Error: [Unisim MMCME3_ADV-10] The calculated PFD frequency=799.360512 Mhz. This exceeds the permitted PFD frequency range」というエラー メッセージが表示される | 2016.3 | 2016.4 |
| (Xilinx Answer 67957) | UltraScale/UltraScale+ Memory IP - メモリ IP をアップグレードせずに古い Vivado プロジェクトを開くと「Phy core regeneration & ;stitching failed」というエラー メッセージが表示される | 2016.3 | 2016.4 |
| (Xilinx Answer 67933) | UltraScale/UltraScale+ Memory IP - カスタム パーツを含むメモリ IP が含まれているプロジェクトをアーカイブして移動するとエラー メッセージが表示される | 2016.3 | 2017.1 |
| (Xilinx Answer 68028) | UltraScale/UltraScale+ Memory IP - 基準入力クロック速度 (ps) を使用して最大 BUFGCE タイミング スペックに違反するデザインで発生するパルス幅違反 | 2016.3 | 2017.1 |
| (Xilinx Answer 67684) | UltraScale/UltraScale+ Memory IP - カスタム メモリ パーツ (CSV) を使用する IP を移動すると問題が発生することがある | 2016.2 | 2016.3 |
| (Xilinx Answer 67335) | UltraScale/UltraScale+ Memory IP - IP 出力ファイルの生成をスキップした場合カスタム メモリ デバイスを使用して生成された UltraScale+ Memory IP で opt_design 実行時にエラーが発生する | 2016.2 | 2016.3 |
| (Xilinx Answer 66951) | UltraScale/UltraScale+ Memory IP - 「WARNING: [DRC 23-20] Rule violation (PDCN-1569) LUT equation term check」という警告メッセージが表示される | 2016.1 | 2016.3 |
| (Xilinx Answer 66360) | UltraScale/UltraScale+ Memory IP - カスタム メモリ パーツを作成すると、コア コンテナーに *.csv ファイルが含まれない | 2015.3 | 2016.3 |
| (Xilinx Answer 67225) | UltraScale/UltraScale+ Memory IP - CLOCK_DEDICATED_ROUTE BACKBONE 制約が IP によって自動で生成されない | 2016.1 | 2016.3 |
| (Xilinx Answer 67224) | UltraScale/UltraScale+ Memory IP - CLOCK_DEDICATED_ROUTE BACKBONE 制約を MMCM の CLKIN1 ピンに適用する必要あり | 2016.1 | 2016.2 |
| (Xilinx Answer 67164) | UltraScale+ Memory IP - 密集度が高いためにタイミングが満たされない | 2016.2 | Never Fix |
| (Xilinx Answer 66800) | UltraScale Memory IP - 非対応電圧レベルの I/O 規格のバンクに reset_n ピンが配置されると opt_design 実行時に「[Mig 66-99]」エラー メッセージが表示される | 2016.1 | Never Fix |
| (Xilinx Answer 59990) | UltraScale/UltraScale+ Memory IP - IP integrator を使用して MIG をシミュレーションするときにメモリ モデルがない | 2016.3 | Never Fix |
| (Xilinx Answer 66678) | UltraScale/UltraScale+ Memory IP - カスタム CSV を使用すると opt_design 中にデザインがエラーになる | 2015.2 | 2016.1 |
| (Xilinx Answer 65431) | UltraScale/UltraScale+ Memory IP - v1.0 より前のバージョンでバッファーなしのクロック オプションを使用して生成したデザインで CLOCK DEDICTAED ROUTE 制約のパスをアップデートする必要がある | 2015.3 | 2016.1 |
| (Xilinx Answer 62543) | UltraScale/UltraScale+ Memory IP - 一部のスピード グレードで以前は使用できていた入力周期が間違って使用できなくなっている | 2014.3 | 2016.1 |
| (Xilinx Answer 65370) | UltraScale/UltraScale+ Memory IP - Memory IP ロジックを含む Pblock はそのメモリの I/O があるのと同じクロック領域内に含まれてる必要がある | 2015.3 | 2015.4 |
| (Xilinx Answer 65327) | UltraScale/UltraScale+ Memory IP - 「CRITICAL WARNING: [Xicom 50-38] xicom: The current version of Vivado does not support this detected version of the MIG core. 2015.2 is the last version supporting it.」というクリティカル メッセージが表示される | 2015.3 | 2015.4 |
| (Xilinx Answer 64778) | UltraScale/UltraScale+ Memory IP - バンク プランナーの自動割り当てを使用していると、メモリ ポートがハーフ バンクにフィットしないときにエラー メッセージが表示されない | 2015.1 | 2015.4 |
| (Xilinx Answer 64188) | UltraScale/UltraScale+ Memory IP - sys_rst に set_false_path 制約が適用されていない | 2015.1 | 2015.4 |
| (Xilinx Answer 64071) | UltraScale/UltraScale+ Memory IP - カスタム メモリ パーツのシミュレーションでエラーが発生する | 2015.1 | 2015.3 |
| (Xilinx Answer 64923) | UltraScale/UltraScale+ Memory IP - デバイスのプログラム後に Hardware Manager で Xicom エラー メッセージが表示される | 2015.1 | 2016.3 |
| (Xilinx Answer 64069) | UltraScale/UltraScale+ Memory IP - メモリ バイト/バンク プランナーで以前に設定した PROHIBIT ピンが適用されない | 2015.1 | 2015.2 |
| (Xilinx Answer 64431) | UltraScale/UltraScale+ Memory IP - 「[Xicom 50-38] xicom: Invalid memory type value detected from MIG core: 0.」というエラー メッセージが表示される | 2014.4 | 2015.1 |
| (Xilinx Answer 62774) | UltraScale/UltraScale+ Memory IP - MIG で生成されたサンプル デザインでタイミング エラーが発生することがある | 2014.4 | 2015.1 |
| (Xilinx Answer 64070) | UltraScale/UltraScale+ Memory IP - 複数のコントローラーを含むデザインで「ERROR::34」というエラー メッセージが表示されることがある | 2014.4 | 2015.1 |
| (Xilinx Answer 62649) | UltraScale/UltraScale+ Memory IP - アドレスおよび制御バイト レーンをまったく選択しなくても GUI でコアが生成できてしまう | 2014.3 | 2015.1 |
| (Xilinx Answer 59989) | UltraScale/UltraScale+ Memory IP - デザインに MIG コアが複数含まれていると、クリティカル警告メッセージが表示される | 2014.1 | 2015.1 |
| (Xilinx Answer 59991) | UltraScale/UltraScale+ Memory IP - Vivado GUI で QuestaSim シミュレーションを実行するとエラーになる | 2014.1 | 2015.1 |
| (Xilinx Answer 61696) | UltraScale/UltraScale+ Memory IP - funcsim.v/.vhdl 構造シミュレーション モデルはサポートされない | 2014.2 | Never Fix |
| (Xilinx Answer 61076) | UltraScale/UltraScale+ Memory IP - MIG IP の複数のインスタンスにより「[Place 30-678] Failed to do clock region partitioning」というエラー メッセージが表示される | 2014.2 | 2014.3 |
| (Xilinx Answer 60953) | UltraScale/UltraScale+ Memory IP - IP のサンプル デザインを開く前に出力ファイルを生成する | 2014.2 | 2014.3 |
| (Xilinx Answer 64410) | UltraScale/UltraScale+ Memory IP - 外部または内部 VREF を使用できるか (MIG ツールにオプションがない) | 2014.1 | なし |
| 2014/04/16 | 初版 |
| 2014/06/04 | 2014.2 用にアップデート |
| 2014/10/01 | 2014.3 用にアップデート |
| 2014/10/16 | ハードウェア デバッグ ガイドへのリンクを追加 |
| 2014/11/07 | 2014.4 用にアップデート |
| 2014/12/16 | アンサー 62930 を追加 |
| 2015/01/08 | アンサー 63261 を追加 |
| 2015/04/15 | 2015.1 リリース用にアップデート |
| 2015/06/24 | 2015.2 リリース用にアップデート |
| 2015/07/06 | アンサー 64887 を追加 |
| 2015/07/09 | アンサー 64923 を追加 |
| 2015/08/07 | アンサー 64946 を追加 |
| 2015/09/30 | 2015.3 用にアップデート |
| 2015/11/24 | 2015.4 用にアップデート |
| 2015/01/26 | アンサー 66471 を追加 |
| 2016/04/13 | 2016.1 リリース用にアップデート |
| 2016/09/19 | アンサー 67891 を追加 |
| 2016/10/05 | 2016.3 リリース用にアップデート |
| 2017/02/08 | アンサー 61598、61930、62483、64856、68169 を追加 |
| 2017/03/24 | 2017.1 リリース用にアップデート、LPDDR3 を追加、アンサー 66471、67979、67956、68894、68895、68843 を追加 |
| 2017/04/18 | 各メモリ コントローラー タイプにアンサーを作成 |
| 2017/06/05 | 2017.2 用にアップデート |
| 2017/07/31 | アンサー 68937 へのリンクをアップデート |
| 2017/12/13 | 2017.4 用にフォーマットおよび内容をアップデート |
| 2018/03/14 | 2018.1 用にアップデートし、71119 を追加 |
| 2018/09/20 | 2018.3 用にアップデート |
| 2019/05/02 | 2019.1 用にアップデート |
| 2019/08/23 | アンサー 72044 を追加 |
| 2019/08/27 | アンサー 72582 を追加 |
| 2019/10/20 | 2019.2 用にアップデート |
| 2020/03/26 | デザイン アドバイザリ アンサー 73052 を追加 |
| 2020/05/21 | AR#73714、AR#73715 を追加し 2020.1 用にアップデート |
| 2020/09/30 | AR#72044 を解決済みとして更新 |
| 2121/01/08 | 2020.2 用にアップデート、AR#75986 を追加 |
| 2021/02/05 | AR#73461 を追加 |
| 2021/03/02 | AR#76121 を追加 |
| タイトル | サイズ | ファイルタイプ |
|---|---|---|
| memory_device_support_qdriv.xlsx | 19 KB | XLSX |
| memory_device_support_ddr4.xlsx | 20 KB | XLSX |
| memory_device_support_2017.1.xlsx | 30 KB | XLSX |
| memory_device_support_ddr3.xlsx | 20 KB | XLSX |
| memory_device_support_rldram3.xlsx | 19 KB | XLSX |
| memory_device_support_lpddr3.xlsx | 18 KB | XLSX |
| memory_device_support_qdriiplus.xlsx | 19 KB | XLSX |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 75986 | UltraScale/UltraScale+ DDR4 IP - 2020.2 のマルチランク DIMM デザインの 2 番目のランクでキャリブレーション エラーが発生する | N/A | N/A |
| 76121 | UltraScale/UltraScale+ and Zynq MPSoC DDR Memory Interface IP - PCB シミュレーションのサポートの記事 | N/A | N/A |
| AR# 58435 | |
|---|---|
| 日付 | 03/31/2021 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| デバイス | |
| IP | |