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AR# 58565

7 シリーズ Chipscope - Vivado で CORE Generator Chipscope コアを開くとタイミング エラーが発生する

説明

CORE Generator 14.4 で生成された Chipscope コアのネットリストを Vivado プロジェクトにインポートすると、次のようなタイミング エラーが表示されます。

ERROR: [Constraints 18-513] set_false_path: list of objects specified for '-from' option contains no valid startpoints. Please check to make sure at least one valid startpoint is specified. [C:/my_demos/vivado/vivado_ila/design_files/ip_cores/my_ila.xdc:6]
INFO: [Timing 38-35] Done setting XDC timing constraints.
CRITICAL WARNING: [Timing 38-249] Generated clock U_CLK has no logical paths from master clock J_CLK.
Resolution: Review the path between the master clock and the generated clock with the schematic viewer and correct the -source option. If it is correct and the master clock does not have a timing path to the generated clock, define the generated clock as a primary clock by using create_clock.

生成された XDC ファイルに制約がないことが原因で、これらのエラーは発生します。

ソリューション

これらのエラーを回避するには、XDC に次の制約を追加してください。この例は最上位の XDC 用です。

set_false_path -from [get_cells 
<<instance_name>>/U0/*/U_STAT/U_DIRTY_LDC] -to [get_cells -of_objects [filter [all_fanout -flat -endpoints_only -from [get_nets -hier {CONTROL[0]}]] IS_CLOCK]]

set_false_path -from [get_cells -of_objects [filter [all_fanout -flat -endpoints_only -from [get_nets -hier {CONTROL[0]}]] IS_CLOCK]] -to [get_cells <<instance_name>>/U0/*/U_STAT/U_DIRTY_LDC]
set_false_path -from [get_cells <<instance_name>>/U0/*/U_RST/U_ARM_XFER/U_GEN_DELAY[3].U_FD] -to [get_cells <<instance_name>>/U0/*/U_STAT/U_DIRTY_LDC]


<<instance_name>> は ILA インスタンス名です。

これらの制約が ILA コアを対象にしている場合は、ILA インスタンス名は省略できます。

AR# 58565
日付 04/28/2014
ステータス アクティブ
種類 既知の問題
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
IP
  • ChipScope ILA
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