AR# 58628

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7 Series Integrated Block Wrapper for PCI Express v3.0 - 「CRITICAL WARNING/proj [Route 35-39] The design did not meet timing requirements」という警告メッセージが表示される

説明

問題のあったバージョン : v3.0
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 54643) を参照

次の設定でサンプル デザインを Artix xc7a200t デバイスにインプリメントすると、タイミング要件を満たしません。

言語 : VHDL
デバイス ポート/タイプ : Root Port
最大リンク速度 : Gen2
レーン数 : x4
AXI インターフェイス幅 : 64 ビット
最大ペイロード サイズ : 128 バイト

次のような警告メッセージが表示されます。

CRITICAL WARNING/proj [Route 35-39] The design did not meet timing requirements. Please run report_timing_summary for detailed reports.

ソリューション

この問題は既知の問題であり、今後のリリースで修正される予定です。

この問題は、AXI インターフェイス幅に 64 ビットではなく、128 ビットを選択して回避することが推奨されています。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2013/12/18 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54643 7 Series Integrated Block for PCI Express - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 58628
日付 12/15/2013
ステータス アクティブ
種類 既知の問題
IP
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