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AR# 58634

MIG 7 Series - VCS シミュレーションですべての VHDL デザインに対してエラーが発生する

説明

問題の発生したバージョン : v2.0 Rev1
修正バージョン : (ザイリンクス アンサー 54025) を参照

MIG 7 Series VHDL デザインのシミュレーションに VCS シミュレータを使用すると、VCS による VHDL ジェネリックの Verilog パラメーターへのマップに制限があるため、エラーが発生します。

ソリューション

この問題は、VCS 2014.03 (ベータ) で修正される予定です。

改訂履歴
2013/12/18 - 初版

AR# 58634
日付 12/20/2013
ステータス アクティブ
種類 既知の問題
デバイス
IP
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