AR# 5865

Virtex-II/-II Pro/-4/-5/-6 コンフィギュレーション - DONE ピンは High になるがデバイスはスタートアップしない (I/O が非アクティブ/トライステート)

説明

キーワード : DonePipe, DriveDone, GSR_cycle, Virtex, Virtex-II, Virtex-II Pro, Virtex-4, Virtex-5, Virtex-6, configuration, startup, 3-state, 3state, tristate, inactive, toggling, コンフィギュレーション, スタートアップ, トライステート, 非アクティブ, トグル

ザイリンクス Virtex シリーズ FPGA を高速でコンフィギュレーションすると、DONE ピンは High になりますが、デバイスはスタートアップしません。I/O はトライステート状態のままです。

ソリューション

1

DONE ピンが High になった後にザイリンクス Virtex シリーズ FPGA が正しく動作しない原因はいくつかあります。

1. DONE ピンの立ち上がり時間が遅い
2. スタートアップクロックが不正
3. クロックサイクル数がスタートアップシーケンスを完了するのに不十分
4. コンフィギュレーションされたデバイスとコンフィギュレーションされていないデバイスの間で DONE 信号に競合がある

1. DONE ピンの立ち上がり時間が遅い
DONE ピンは、1 CCLK サイクル以内に Low から High に遷移する必要があります。たとえば、スレーブモードで CCLK が 33MHz で動作している場合、DONE ピンの立ち上がり時間は 25ns 未満である必要があります。デフォルトでは DONE ピンはオープンドレインドライバであり、外部から High にプルアップする必要があります。

DONE が 1 CCLK サイクル以内に Low から High に遷移しない場合、スタートアップシーケンスが正しく完了せず、コンフィギュレーションがエラーとなります。これはすべてのザイリンクス FPGA に適用されます。

回避策 :
a) DONE 信号に外部プルアップ抵抗 (推奨値 330 オーム) を付けます。
b) BitGen で DonePipe=Yes オプションを設定し、CFG_DONE 信号を遅らせます。この設定により DONE 入力 (CFG_DONE) パスにパイプラインレジスタ段が追加されます。
c) BitGen で DriveDone=Yes オプションを設定し、DONE ピンをアクティブに駆動します。このオプションは、1 つのデバイスをコンフィギュレーションする場合、またはデバイスがデイジーチェーンの最後のデバイスである場合にのみ使用するようにしてください。

2. スタートアップクロックが不正
Virtex および Virtex-II デバイスでは、スタートアップシーケンスで使用するクロックに CCLK、JTAG クロック (TCK)、またはユーザー定義クロックを選択する必要があります。間違ったスタートアップクロックを使用すると、デバイスはコンフィギュレーションされるかもしれませんが、スタートアップシーケンスは完了しません。bitgen.ut ファイルで BitGen のオプションをチェックし、正しいスタートアップクロックが使用されていることを確認してください。

3. クロックサイクル数がスタートアップシーケンスを完了するのに不十分
スタートアップシーケンスを完了するのに十分な CCLK サイクル数が受信されないと、デバイスがスタートアップしない可能性があります。この問題は、特に DONE ピンが共有接続されていないコンフィギュレーションセットアップでよく発生します。

回避策 :
a) 可能な場合は、DONE ピンをシリアルデイジーチェーン接続します。
b) デバイスに供給する CCLK サイクル数を増やします。
c) BitGen のオプションを変更して DONE ピンが最後に High になるようにします。2 つ目のオプションは、デイジーチェーンコンフィギュレーションで悪影響を引き起こす可能性があることに注意してください。

4. コンフィギュレーションされたデバイスとコンフィギュレーションされていないデバイスの間で DONE 信号に競合がある
シリアルデイジーチェーンでは、上位デバイス (コンフィギュレーションソースに近いデバイス) の DONE ピンは回デバイスがコンフィギュレーションされる前に解放されます。コンフィギュレーションされていないデバイスでは、DONE 信号はアクティブに Low に駆動されます。

BitGen の DriveDone=Yes オプションを上位デバイスで設定すると DONE 信号で競合が発生し、上位デバイスでは DONE 信号が High に駆動され、下位デバイスでは DONE 信号が Low に駆動されます。この問題を修正するには、シリアルデイジーチェーンの最後のデバイスを除くすべてのデバイスで DriveDone=No を設定します。

2

デザインで STARTUP コンポーネントを使用している場合、GSR ピンがアサートされることがあります。これにより、FPGA のすべてのフリップフロップが遷移しなくなります。

STARTUP コンポーネントには、アクティブ High の GSR 入力があります。これを使用する場合は、次を確認してください。

- 駆動ソース
- 駆動ソースのステート
- GSR ラインが反転されているか、反転する必要があるか

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AR# 5865
日付	02/04/2013
ステータス	アクティブ
種類	一般

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