AR# 58671

UltraScale FPGA Transceiver Wizard v1.1 - リリース ノートおよび既知の問題

説明

このアンサーでは、Vivado Design Suite 2013.4 でリリースされた UltraScale FPGA Transceiver Wizard v1.1 のリリース ノートおよび既知の問題を示します。

ソリューション

タイトル : シミュレータ サポートが QuestaSim 10.2a または Vivado シミュレータに限定されている

説明 : 現時点では、Wizard サンプル デザインのシミュレーション サポートは、Mentor Graphics 社の Questa Advanced Simulator 10.2a またはザイリンクス Vivado シミュレータに限定されています。

ほかのシミュレータでは、互換性がないか、結果が不正確になる可能性があります。

回避策 : ありません。

修正予定 : 2014.1

CR : 759657

ステータス : 2014.1 でリリースされたコア v1.2 で修正


タイトル : GTY トランシーバーの使用が CAUI-4 プリセットのビヘイビアー シミュレーションに限定されている

説明 : このリリースでは、Virtex UltraScale デバイスにおいて GTY トランシーバーを早期に、限定的にサポートしています。

この時点で使用可能な使用モードは、CAUI-4 トランシーバー コンフィギュレーション プリセットのビヘイビアー シミュレーションのみとなります。

GTY ベースのデザインのインプリメンテーションも、CAUI-4 プリセット コンフィギュレーションに変更を加えたシミュレーションも、この時点ではサポートされていません。

回避策 : Vivado 2014.1 で追加 GTY トランシーバー コンフィギュレーションが使用できるようになります。

修正予定 : 2014.1

CR : なし

ステータス : 2014.1 でリリースされたコア v1.2 で修正


タイトル : ギアボックス コンフィギュレーションのネットリスト シミュレーションにおける X 伝搬

説明 : トランシーバーの RX ギアボックスを使用するウィザード サンプル デザイン コンフィギュレーションの合成後またはインプリメンテーション後のネットリスト シミュレーションが、ギアボックス スリップ操作に続く有効な RXDATA の X によって生じる X 伝搬が原因で、タイムアウトになる可能性があります。

その結果、シミュレータ ログ メッセージに次のように表示されます。

"FAIL: simulation timeout. PRBS lock never achieved."

回避策 : ありません。

修正予定 : 2014.1

CR : 738605

ステータス : 2014.1 で修正 (v1.2 のコアを使用した場合)


タイトル : サポートされていないプログラマブル分周器を使用すると、コア生成エラーが発生する

説明 : 低ライン レートで、データ幅の広いウィザード コンフィギュレーションの一部で、現在サポートされていないプログラマブル分周器の設定が推論され、次のようなコア生成エラー メッセージが表示されます。

"ERROR: [xilinx.com:ip:gtwizard_ultrascale:1.0-21] <component_name>: The requested configuration requires a Programmable divider value that is not supported at this time. For your low line rate configuration, please choose narrower internal and external data widths."

回避策 : ユーザーおよび内部データ幅に、より小さい値を選択します。

修正予定 : 今後

CR : 733011

ステータス : 2014.4 でリリースされたコア v1.4 Rev1 で修正


タイトル : バッファーを介したリカバリ クロック出力機能を使用すると、未配線になる

説明 : MGTREFCLK1、または任意のクワッドのチャネル 0 以外のトランシーバー チャネルに対し、バッファーを介したリカバリ クロック出力機能を使用すると、未配線となり、次のようなクリティカル警告メッセージが表示されます。

"CRITICAL WARNING: [Route 35-54] Net: example_wrapper_inst/<component_name>_inst/inst/rxrecclkout_out[0] is not completely routed."

回避策 : チャネル 0 に対してのみ、バッファーを介したリカバリ クロック出力機能を使用します。また、目的のトランシーバー クワッドのそれぞれに対し、デスティネーション バッファーとして MGTREFCLK0 を選択します。

修正予定 : 2014.1

CR : 749063

ステータス : 2014.1 でリリースされたコア v1.2 で修正


タイトル : 基準クロック配線の組み合わせによっては、配線が密集してしまう可能性がある

説明 : UltraScale のシリアル トランシーバーの基準クロック配線アーキテクチャでは、任意のトランシーバー クワッドの出入用に、基準クロック ネットが上方向に 2 つ、下方向に 2 つあります。

しかし、現在、ウィザードの GUI はこの制限事項に沿っていません。

上方向または下方向に過度に配線が選択されていると、次のようなメッセージが route_design 中に表示されることがあります。

"CRITICAL WARNING: [Route 35-162] 2 signals failed to route due to routing congestion. Please run report_route_status to get a full summary of the design's routing."

回避策 : ウィザードの GUI で、基準クロック配線の選択を上下方向ともハードウェア機能に合わせて制限します。

修正予定 : 2014.1

CR : 761346

ステータス : 2014.1 でリリースされたコア v1.2 で修正


タイトル : リセット コントローラー ヘルパー ブロックの入力 gtwiz_reset_all_in が、TX および RX のリソースを平行してリセットする可能性がある

説明 :

ウィザードのリセット コントローラー ヘルパー ブロックの入力 gtwiz_reset_all_in は、TX リソースをリセットしてから、その後 RX リソースをリセットするように設計されています。

ビット同期化の遅延にばらつきがあるため、TX リソースが RX と平行してリセットされる可能性があります。

ループバックで動作する場合など、安定性を求めて TX を RX の前にリセットしなければならないコンフィギュレーションの場合は、次の回避策を試してください。

回避策 :

gtwiz_reset_all_in 入力を Low に接続または駆動し、同等の順次リセットを実行するため、ほかのリセット コントローラー ヘルパー ブロックの入力を使用します。

たとえば、次のようなシーケンスになります。

1. gtwiz_reset_tx_pll_and_datapath_in を駆動します。

2. gtwiz_reset_tx_done_out の立ち上がりエッジを待ちます。

3. 次のいずれかを駆動します。

a. gtwiz_reset_rx_datapath_in (TX および RX のデータ パスが同じ PLL を使用する場合)、または

b. gtwiz_reset_rx_pll_and_datapath_in (TX および RX のデータ パスがそれぞれ異なる PLL を使用する場合)

4. gtwiz_reset_rx_done_out の立ち上がりエッジを待ちます。

CR : 805664

ステータス : 2014.3 でリリースされたコア v1.4 で修正


タイトル : DC カップリングされたリンクの場合、 レシーバー終端電圧は FLOAT のみ

説明 : DC リンク カップリングを使用するウィザード コンフィギュレーションでは、レシーバー終端に必ず FLOAT を選択する必要があります。

これは選択はできますが、現時点ではウィザードで必ず選択しなければならないようにはなっていません。

回避策 : ウィザード コア インスタンスを GUI でカスタマイズする際は、レシーバーの [Termination] フィールド (最初のタブの [Advanced] セクション) で FLOAT を選択します。

修正予定 : 2015.3

CR : 851033

ステータス : 2015.3 でリリースされたコア v1.6 で修正


タイトル : 一部の UltraScale エンジニアリング サンプル デバイスで GTH の CPLL リセットが TXOUTCLK を妨害する

説明 : Kintex UltraScale ES1/ES2 および Virtex UltraScale ES1 エンジニアリング サンプル デバイスをターゲットにしている GTH コンフィギュレーションで、CPLL が RX データ パスに、そして QPLL が TX データ パスに使用されていても、CPLL をリセットすると TXOUTCLK 信号が妨害されます。

これは、CPLL がどのリソースにクロックを供給しているかに関係なく、CPLL リセット中に TXOUTCLK ソースを一時的に制御する CPLL キャリブレーション プロシージャがあること、およびその操作が原因で発生します。

回避策 : 上記のエンジニアリング サンプル デバイスをターゲットにしている GTH コンフィギュレーションでは、この動作は避けられません。

CPLL が RX リソースのみを駆動するコンフィギュレーションで、CPLL をリセットすると TXOUTCLK がランタイム時に妨害される状況は許容できない場合、TX リソースを起動させる前に、または TX リソースの起動とは別に、CPLL をリセットし、CPLL をロックする必要があります。

注記 : この制限については、『UltraScale FPGA Transceivers Wizard LogiCORE IP 製品ガイド』 (PG182) v1.6 に追加されています。

AR# 58671
日付 10/16/2015
ステータス アクティブ
種類 リリース ノート
IP