AR# 58718

Vivado シミュレータ : Vivado で VHDL プロジェクトのタイミング シミュレーションを実行できるか

説明

Vivado の VHDL プロジェクトがあります。



UG900 に、「合成後およびインプリメンテーション後のタイミング シミュレーションは Verilog でのみサポートされています。VHDL でのタイミング シミュレーションはサポートされていません。」と記載されています。

つまり、VHDL プロジェクトのタイミング シミュレーションは実行できないということですか。


VHDL プロジェクトでタイミング シミュレーションを実行する方法はありますか。

ソリューション

UG900 には、VHDL 言語の SIMPRIM ライブラリ モデルはないと記載されています。
したがって、この言語でのタイミング シミュレーションは実行できません。


ただし、VHDL プロジェクトのタイミング シミュレーションを実行できないということではありません。

両言語 (VHDL および Verilog) のシミュレータ ライセンスを保有していれば、Vivado VHDL プロジェクトからタイミング シミュレーションを実行可能です。


Vivado が生成するのはタイミング モデルの Verilog ネットリストのみであるため、この言語のシミュレータ ライセンスが必要となります。

AR# 58718
日付 10/23/2014
ステータス アクティブ
種類 一般
デバイス
ツール