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AR# 58723

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v2.2 - 250MHz の基準クロックを使用すると、PIPE シミュレーションが停止する

説明

問題のあったバージョン : v2.2
問題の解決したバージョンとその他の問題 : (ザイリンクス アンサー 54645)

250MHz の基準クロックを使用し、PIPE を有効に設定した Virtex-7 FPGA Gen3 Integrated Block for PCI Express v2.2 コアのデザインのシミュレーションを実行すると、次のようなメッセージが表示されてシミュレーションが停止します。

"System Reset is De-asserted...".

ソリューション

この問題は既知の問題であり、今後のリリースで修正される予定です。

この問題を回避するには、生成したファイルをこのアンサーに添付されているファイルで置き換えてください。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2013/12/09 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
pcie3_7x_0_gt_top_pipe.v 35 KB V
pcie3_7x_v2_2_pcie_3_0_7vx.v 233 KB V

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54645 Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 58723
日付 12/15/2013
ステータス アクティブ
種類 既知の問題
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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