AR# 58743

説明

ソリューション

2 つの Virtex-7 FPGA Gen3 Integrated Block for PCI Express コア間で同じクロッキング モジュールを使用することは可能です。1 つのクロッキング モジュールからは 2 つの出力クロック (CLK_PCLK および CLK_PCLK_SLAVE) が提供され、選択ラインに応じて 125MHz または 250MHz に切り替えることができます。

クロッキング モジュールを共有するには、次の説明に従って接続を確立してください。

pcie3_7x_0_pipe_clock.v のすべての出力クロック (CLK_PCLK は除く) を両方の PCIe コアで共有します。

• CLK_PCLK を PCIe Core #0 の pipe_pclk_in に接続します。
• CLK_PCLK_SEL を PCIe Core #0 の pipe_pclk_sel_out に接続します。
• CLK_PCLK_SLAVE を PCIe Core #1 の pipe_pclk_in に接続します。
• CLK_PCLK_SEL_SLAVE を PCIe Core #1 の pipe_pclk_sel_out に接続します。

2 つの PCIe コア間でクロッキング モジュールを共有する場合に適用されるその他の制約があります。詳細は、『Virtex-7 FPGA Gen3 Integrated Block for PCI Express : Vivado Design Suite 製品ガイド』 (PG023) の「共有クロッキング (Shared Clocking)」のセクションを参照してください。
 
改訂履歴
2013/12/10 - 初版