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AR# 58855

MIG 7 Series DDR3/DDR2 - MIG が IPI ブロック図で生成された場合 AXI アドレス幅が正しくない

説明

問題の発生したバージョン : MIG 7 Series v2.0
修正バージョン : Vivado 2013.4 - (ザイリンクス アンサー 54025) を参照

UI データ幅が 64、メモリ インターフェイス データ幅が 16、PHY と MC クロックの比率が 4:1、バンク幅が 3、行幅が 15、列幅が 10 に設定されている IPI プロジェクトに MIG 7 Series ブロックを追加すると、AXI アドレス幅が 31 になるはずですが、29 に設定されます。このオプションはグレー表示になっていて選択できません。この問題の回避策を教えてください。

この問題は Vivado Design Suite 2013.3 の MIG IPI フローにのみ影響します。

ソリューション

Vivado Design Suite 2013.4 への移行が可能でない場合は、次の手順に従い問題を回避してください。

  1. IPI ブロック図に MIG IP を追加します。
  2. 間違った AXI アドレス幅で IP を生成します。
  3. mig.prj を開き、C0_MEM_SIZE を 2147483648 (536870912 であった) に設定し、C0_S_AXI_ADDR_WIDTH を 31 (29 であった) に設定します。
  4. IPI ブロック図で MIG を再生成すると、正しい設定でファイルが生成されます。


改訂履歴
2013/12/20 - 初版

AR# 58855
日付 01/21/2014
ステータス アクティブ
種類 一般
デバイス
IP
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