AR# 59288

LogiCORE DisplayPort v4.2 - 図 3-11 に示されているリセット シーケンスを使用すると PHY でリセットから戻れなくなることがある

説明

2013 年 12 月 18 日リリースの『LogiCORE IP DisplayPort 製品ガイド』 (PG064) の図 3-11 に示されているリセット シーケンスを使用すると、PHY でリセットから戻れなくなることがあるのはなぜですか。

ソリューション

レポートされているような場合、PHY でリセットから確実に戻れるようにするには、次を実行する必要があります。

  1. PHY_RESET レジスタを 0x03 に設定します (CPLL および GT RX/TX が両方ともリセットされる)。
  2. PHY_RESET レジスタを 0x02 に設定します (CPLL リセットのみがリリースされる)。
  3. レーン CPLL がすべてロックされるまで待機します (PHY_STATUS レジスタのビット 5:4 が両方とも 1 に設定される)。
  4. PHY_RESET レジスタを 0x00 に設定します (リリースされたリセットがすべて非アクティブになる)。
  5. Reset Done フラグがアクティベートされるまで待機します (PHY_STATUS が 0xFF になる)。

 

これについては、『LogiCORE IP DisplayPort 製品ガイド』 (PG064) の次のリリースでアップデートされる予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54522 LogiCORE IP DisplayPort - Vivado 2013.1 およびそれ以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 59288
日付 05/12/2014
ステータス アーカイブ
種類 一般
デバイス
IP