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AR# 59294

GT ウィザードのデザイン アドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する

説明

CPLL ベースの 7 シリーズ GTX/GTH デザインおよび PLL0/PLL1 ベースの GTP デザイン (このアンサーではこのような PLL インスタンスをすべて CPLL と呼ぶ) で、コンフィギュレーション直後に MGTAVTT に電流スパイクが発生することがあります。

CPLL がイネーブルになっている各 GT レーンがこの電流スパイクの原因となっています。

電流スパイクの後、受信データにビット エラーが発生することがあります。

この動作は、RXPMARESET または GTRXRESET をアサートすることで修正できます。

MGTAVTT 上の電流スパイクは、基準クロックが CPLL に伝搬される前に CPLL がイネーブルになると発生することがあります。

基準クロックを IBUFGDS_GTE2 から CPLL に伝搬するのに、最大 1ms かかる可能性があります。

ソリューション

この電流スパイクの問題を解決するには、入力基準クロックがトグルし始めるまで CPLL をパワー ダウン状態にします。

これには、CPLLPD を High にアサートした状態で、有効な基準クロック パルスをカウントします。

このソリューションにより、基準クロックが CPLL に伝搬されるまで CPLL がパワー ダウン状態になり、基準クロックが伝搬されてから通常の初期化シーケンスが開始します。

Vivado 2013.4 からは、PCIe コア v3.0 が基準クロックが安定するまで CPLL をパワー ダウン状態にするので、電流スパイクの問題は解決されています。

2014.2 FPGA Transceiver Wizard v3.3 の PCIe 以外の GTX/GTH ウィザードのプロトコルにも、この修正が含まれています。

GTP ウィザード プロトコルは、2015.3 でアップデートされる予定です。

推奨される修正を示すコード例がこのアンサーの最後に添付されています。

このコードは、1 つのスライスに収まります。


プロダクション デザインへの影響 :

  • この問題は、初期の電源投入でのみ発生します。

  • 初期システム レベル テストに合格したシステムで、その後機能上の問題が発生する例は報告されていません。

  • 報告された問題はすべて PCIe プロトコルに関連しています。ただし、ほかのプロトコルでも機能上の問題が発生する可能性はあります。

  • XAUI、CPRI、JESD などのプロトコルには自動回復機能があり、どんな問題からでも回復するはずです。
    Serial Rapid I/O などのほかのプロトコルでは、電源スパイクの間トランシーバーはリセットに保持されるので、機能上の問題は回避されます。

  • デザインをアップデートすることをお勧めしますが、既に出荷されたボードを回収する必要はありません。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
GTXFix.v 3 KB V
GTHFix.v 3 KB V
GTPFix12.v 3 KB V

アンサー レコード リファレンス

マスター アンサー レコード

関連アンサー レコード

AR# 59294
日付 07/31/2015
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
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