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AR# 59555

LogiCORE IP S/PDIF - この IP の XDC 制約の場所

説明

この IP の XDC 制約はどこにありますか。

2013.4 以前では、提供の XDC 制約を使用すると S/PDIF コアでタイミング エラーが発生することがあります。


S/PDIF コアに適した制約の場所を教えてください。

ソリューション

制約は Vivado 2014.1 でアップデートされました。

それ以前のリリースを使用している場合、LogiCORE S/PDIF コアの制約セットのアップデート版は次のとおりです。

7 シリーズ RX モード :
set_false_path -from [get_pins -hierarchical -filter {NAME =~ inst/spdif_inst/AXI_REGISTER_IF_I/SOFT_RESET_I/RESET_FLOPS*/*}]
set_false_path -to [get_pins -hierarchical -filter {NAME =~ inst/spdif_inst/AXI_REGISTER_IF_I/SPDIF_REG_MODULE_I/*/*}]
set_false_path -from [get_pins -hierarchical -filter {NAME =~ inst/spdif_inst/AXI_REGISTER_IF_I/SPDIF_REG_MODULE_I/spdif_control_reg_reg*/*}]
set wr_clock [get_clocks -of_objects [get_ports aud_clk_i]]
set rd_clock [get_clocks -of_objects [get_ports m_axis_aclk]]
set_max_delay -from [get_cells -hierarchical -filter {NAME =~ *ASYNC_RX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/wr_pntr_gc_reg[*]}] -to [get_cells -hierarchical -filter {NAME =~ *ASYNC_RX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[*].rd_stg_inst/Q_reg_reg[*]}] -datapath_only [get_property PERIOD $wr_clock]
set_max_delay -from [get_cells -hierarchical -filter {NAME =~ *ASYNC_RX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_pntr_gc_reg[*]}] -to [get_cells -hierarchical -filter {NAME =~ *ASYNC_RX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[*].wr_stg_inst/Q_reg_reg[*]}] -datapath_only [get_property PERIOD $rd_clock]
set_false_path -from [get_pins -hierarchical -filter {NAME =~ *ASYNC_RX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.*/g*as.*sts/ram_*_i_reg/*}]
set_false_path -to [get_pins -hier *cdc_to*/D]
 
7 シリーズ TX モード :
set_false_path -from [get_pins -hierarchical -filter {NAME =~ inst/spdif_inst/AXI_REGISTER_IF_I/SOFT_RESET_I/RESET_FLOPS*/*}]
set_false_path -to [get_pins -hierarchical -filter {NAME =~ inst/spdif_inst/AXI_REGISTER_IF_I/SPDIF_REG_MODULE_I/*/*}]
set_false_path -from [get_pins -hierarchical -filter {NAME =~ inst/spdif_inst/AXI_REGISTER_IF_I/SPDIF_REG_MODULE_I/spdif_control_reg_reg*/*}]
set wr_clock [get_clocks -of_objects [get_ports s_axis_aclk]]
set rd_clock [get_clocks -of_objects [get_ports aud_clk_i]]
set_max_delay -from [get_cells -hierarchical -filter {NAME =~ *ASYNC_TX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_pntr_gc_reg[*]}] -to [get_cells -hierarchical -filter {NAME =~ *ASYNC_TX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[*].wr_stg_inst/Q_reg_reg[*]}] -datapath_only [get_property PERIOD $rd_clock]
set_max_delay -from [get_cells -hierarchical -filter {NAME =~ *ASYNC_TX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/wr_pntr_gc_reg[*]}] -to [get_cells -hierarchical -filter {NAME =~ *ASYNC_TX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[*].rd_stg_inst/Q_reg_reg[*]}] -datapath_only [get_property PERIOD $wr_clock]
set_false_path -from [get_pins -hierarchical -filter {NAME =~ *ASYNC_TX_FIFO_I*/*inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.*/g*as.*sts/ram_*_i_reg/*}]
set_false_path -to [get_pins -hier *cdc_to*/D]

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54543 LogiCORE IP SPDIF/AES3 - Vivado 2013.1 以降のツールでのリリース ノートおよび既知の問題 N/A N/A
AR# 59555
日付 05/28/2014
ステータス アクティブ
種類 一般
IP
  • SPDIF
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