AR# 59595

Vivado - Virtex-7 デバイスで、ライン レートが RXOUT_DIV>1 の JESD204 コアを対象にした、ライン レートおよび基準クロックの変更手順

説明

 

Virtex-7 GTH を使用している場合、コンフィギュレーションによっては、JESD204 V5.0 コアと比較すすると、GT ウィザードで提供されている 7 シリーズの GTH ラッパーに 4 つの追加ピンと、ソフト リセット モジュールが 1 つあります。

これは、ライン レートが 4Gbps 未満の GT ウィザードを作成する場合にのみ発生します。

ソリューション

 
(ザイリンクス アンサー 53779) で説明されている RX リセット シーケンス要件に沿って、ライン レートおよび基準クロックが選択されている場合にのみ、次のアップデート手順に従ってください。

 

手順 1

 
GT ウィザード ラッパーを PG066 での説明に従って生成します。
 

手順 2

 
JESD204 IP (GT ウィザードで提供されているバージョンではないもの) で提供されている <corename>_gtwizard_top.v ファイルで、GT ウィザードのインスタンシエーションに、次の信号を追加します。

注記 : 出力はオープンのままにしておき、rst_in をシステム リセットに接続します。
 
    .rst_in(Connect to System Reset),
   .drp_busy_out(),
    .rxpmaresetdone (),
    .txpmaresetdone (),
 

手順 3

 
モジュールの jesd204_gtwizard_0_gtrxreset_seq および jesd204_0_gtwizard_0_sync_block を、プロジェクトに追加します。
 
[Include shared logic in example design] オプションを選択してコアを生成し、その後、プロジェクトにトランシーバーおよびこれらのモジュールを含めます。

これで、モジュールはプロジェクトに正しく追加されます。
 
注記 : [Include shared logic in core] オプションを選択してコアを生成した場合は、これらの追加モジュールがプロジェクトに追加されていても、検出されません。
 

手順 4

 
PG066 にある残りの手順に従ってください。
 
生成されたテストベンチのシミュレーションをパスできるようにするには、コアのクロック (ライン レート/40)、基準クロック、およびライン レート パラメーターの UI を、変更した基準クロックおよびライン レートに一致するように変更する必要があります。
 
改訂履歴
2014/04/24 - 初版
 
AR# 59595
日付 04/25/2014
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP