AR# 59948

UltraScale DDR4/DDR3 - dbg_hub のクロック接続が間違っていると、タイミングに悪影響が出る可能性がある

説明

問題の発生したバージョン: DDR4 v5.0、DDR3 v5.0

修正バージョン: DDR4 の場合は (Xilinx Answer 69035)、DDR3 の場合は (Xilinx Answer 69036) を参照

DDR3 および DDR4 デザインの場合、dbg_hub のクロック ポートを MIG の dbg_hub に接続する必要があります。

場合によっては、dbg_hubmodule のクロック ポートが、dbg_clk ではなく ui_clk に間違って接続されることがあります。

ui_clk が dbg_hub clk ポートに接続されている場合、debug hub モジュールが MIG モジュールから離れた位置に配置されていると、MIG デザインのタイミングに悪影響が出る可能性があります。

ソリューション

この問題を回避するには、生成された MIG デザインに、次の変更を加える必要があります。

1) ./sources_1/imports/<core_name>/rtl/ip_top/example_top.v で dbg_clk をワイヤとして宣言します。

wire                dbg_clk;

2) ワイヤ dbg_clk を MIG IP トップ インスタンスの dbg_clk ポートに接続します。

.dbg_clk                                    (dbg_clk)

3) 最上位の XDC (生成された MIG デザインの example_design.xdc) に次の制約を追加します。
connect_debug_port dbg_hub/clk [get_nets dbg_clk]

改訂履歴: 

2014/04/16 - 初版


アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69036 UltraScale/UltraScale+ DDR3 - リリース ノートおよび既知の問題 N/A N/A
69035 UltraScale/UltraScale+ DDR4 - リリース ノートおよび既知の問題 N/A N/A
AR# 59948
日付 12/21/2017
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP