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AR# 59986

2014.1 Vivado IP リリース ノート - すべての IP 変更ログ情報

説明

このアンサーには Vivado 2014.1 のすべての IP 変更ログ情報が含まれており、Vivado Design Suite をインストールしなくても IP 変更を確認できるようになっています。

ソリューション

c) Copyright 2014 Xilinx, Inc. All rights reserved.

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THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED ASPART OF THIS FILE AT ALL TIMES.

100G Ethernet (1.1)

 * バージョン 1.1

 * XCVU095-FFVD1924 デバイスのみでの GTH インプリメンテーション (ビットストリーム サポートなし)。これはタイミング情報が正確でないのが原因で、デザインのタイミングにエラーが出る可能性があります。

 * CAUI-10、CAUI-4、およびスイッチ切り替え可能モードの CAUI-10/CAUI-4 の場合のみ GTY シミュレーションのみをサポート

 * 同期/非同期のクロッキング モード

 * コア/サンプル デザインでの共有ロジック

 * XSIM/Questa (10.2a)/VCS (H-2013.06-sp1)/IES (12-20.016)

32-bit Initiator/Target for PCI (7 Series) (5.0)

 * バージョン 5.0 (Rev. 4)

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 35t、50t および 75t の Artix7 デバイスを追加

3GPP LTE Channel Estimator (2.0)

 * バージョン 2.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * VCS 版の H-2013.06-sp1 でエラーが発生したり、ビヘイビアー シミュレーションとポストネットリストの間で不一致が発生する可能性があります。VCS 版で I-2014.03-Beta1 またはそれ以降のバージョンは推奨しません。

3GPP LTE MIMO Decoder (3.0)

 * バージョン 3.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

3GPP LTE MIMO Encoder (4.0)

 * バージョン 4.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * このコアのイベント出力信号がすべてインプリメントされず定数 0 になります。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

3GPP Mixed Mode Turbo Decoder (2.0)

 * バージョン 2.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

3GPP Turbo Encoder (5.0)

 * バージョン 5.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * ビヘイビアー シミュレーションが合成後の論理シミュレーションと一致するようにするため、内部信号にデフォルト値を追加。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

3GPPLTE Turbo Encoder (4.0)

 * バージョン 4.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

64-bit Initiator/Target for PCI (7 Series) (5.0)

 * バージョン 5.0 (Rev. 4)

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 35t、50t および 75t の Artix7 デバイスを追加

7 Series FPGAs Transceivers Wizard (3.2)

 * バージョン 3.2

 * Aartix35T、Aartix50T、Aartix75T のサポートを追加

 * GTX バッファー バイパスの AUTO モードで発生するシミュレーションの問題を修正

 * XC7VH870T および XC7VH580T FLG パッケージ デバイスのサポート

7 Series Integrated Block for PCI Express (3.0)

 * バージョン 3.0(Rev. 1)

 * Zynq7015 デバイスのサポートを追加

 * Artix7l および Artix7 デバイスの 35t、50t、75t のサポートを追加

 * Artix7 デバイスに cpg236 および csg325 パッケージのサポートを追加

 * Zynq7030 および Zynq7045 デバイスに Tandem PROM コンフィギュレーションのサポートを追加

 * Kintex420T デバイスに Tandem コンフィギュレーションのサポートを追加

 * デザイン階層に影響を与えずにコアのディレクトリ構造を変更

AHB-Lite to AXI Bridge (3.0)

 * バージョン 3.0

 * 出力ポート m_axi_aclk および m_axi_aresetn を削除

 * AXI4-Lite インターフェイスでのセキュア アクセスをサポートするための GUI を追加

 * IP インテグレーターのサポートを拡張

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI 10G-Ethernet (1.2)

 * バージョン 1.2

 * 代替 1588 タイマー フォーマットのオプション サポートを追加。  これは 1588 の訂正フィールド定義に似た、64 ビットの分数ナノ秒のフィールドで、すべてのデバイス タイプに対し 1 ステップ サポートを提供する機能をイネーブルにします (透過クロックを含む)。

 * トランスミッター UDP チェックサム アップデート ロジックの問題を修正

 * トランスミッター 1 ステップ タイムスタンプ挿入ロジックの問題を修正

 * 秒フィールドの上位 16 ビットがゼロに保持されていたレシーバー タイムスタンプ ロジックの問題を修正

 * レシーバー タイムスタンプ ロジックでのクロック乗せ換え処理に関する XDC 制約を修正

AXI AHBLite Bridge (3.0)

 * バージョン 3.0

 * 出力ポート m_ahb_hclk および m_ahb_hresetn を削除

 * IP インテグレーターのサポートを拡張

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI APB Bridge (3.0)

 * バージョン 3.0

 * m_apb_pclk および m_apb_presetn ポートを削除。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * apb_slave のメモリ アドレス指定に関するエラー メッセージを IP インテグレーターで改善。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI BFM Cores (5.0)

 * バージョン 5.0 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI BRAM Controller (4.0)

 * バージョン 4.0

 * ID ポート s_axi_arid、s_axi_awid、s_axi_bid、s_axi_rid は ID 幅が 1 以上の場合にのみ生成されます。以前リリースされたコアをアップグレードする場合は、これらのポートは ID 幅が 1 以上でないと生成されません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI CAN (5.0)

 * バージョン 5.0 (Rev. 4)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * 合成可能なサンプル デザインにサンプル デザインをアップデート

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Central Direct Memory Access (4.1)

 * バージョン 4.1 (Rev. 2)

 * blk_mem_gen_v8_2 および axi_traffic_gen_v2_0 を使用するようにサンプル デザインをアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Chip2Chip Bridge (4.2)

 * バージョン 4.2

 * AURORA 64b66b 2 レーン サポートを追加

 * aurora do_cc および pma_init 生成ロジックを含む

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Clock Converter (2.1)

 * バージョン 2.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * DRC 警告の数を減らすため IP レベルの XDC をアップデート

 * 内部 FIFO を fifo_generator_v12_0 にアップデート

 * 警告を減らすため ACLK 入力でマイナーな HDL クリーンアップ。機能上の変更はありません。

AXI Crossbar (2.1)

 * バージョン 2.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * 7 シリーズのみに使用された FPGA プリミティブ インスタンシエーションは、UltraScale 以降のアーキテクチャでは純粋な RTL に変更。

 * より現実的な波形を得るため MI コネクティビティに基づいてサンプル デザインを改善。

AXI Data FIFO (2.1)

 * バージョン 2.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * 内部 FIFO を fifo_generator_v12_0 にアップデート

AXI Data Width Converter (2.1)

 * バージョン 2.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * DRC 警告の数を減らすため IP レベルの XDC をアップデート

 * 内部 FIFO を fifo_generator_v12_0 および blk_mem_gen_v8_2 へアップデート。

AXI DataMover (5.1)

 * バージョン 5.1 (Rev. 2)

 * ID 幅関連のパラメーターが GUI で使用可能

 * タイミングを改善するためマイナーな RTL アップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Direct Memory Access (7.1)

 * バージョン 7.1 (Rev. 2)

 * blk_mem_gen_v8_2 および axi_traffic_gen_v2_0 を使用するようにサンプル デザインをアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI EMC (3.0)

 * バージョン 3.0

 * ユーザーの選択肢に基づきパリティ ポートをオプションにする。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * Block Memory Generator v8.2 を使用するためサンプル デザインをアップデート

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI EPC (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Ethernet (6.1)

 * バージョン 6.1

 * 1588 訂正フィールド フォーマットをサポート。

AXI Ethernet Buffer (2.0)

 * バージョン 2.0 (Rev. 2)

 * 変更なし

AXI Ethernet Clocking (2.0)

 * バージョン 2.0 (Rev. 1)

 * 変更なし

AXI EthernetLite (3.0)

 * バージョン 3.0

 * GUI のスピードと反応を向上。機能上の変更はありません。

 * サンプル デザインを追加

 * デモ テストベンチを追加

 * メタスタビリティから MTBF (Mean Time Between Failures) を低減するためにクロック乗せ換えのシンクロナイザーをアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI GPIO (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI HWICAP (3.0)

 * バージョン 3.0 (Rev. 4)

 * 非同期モードをサポートするためサンプル デザインをアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * Verilog ファイル axi_hwicap_v3_0_icap_test.v は配布されなくなりました。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI IIC (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI Interconnect (2.1)

 * バージョン 2.1 (Rev. 2)

 * デザインの正確さを改善するため自動 AXI MMU 挿入のサポートを追加

AXI Interrupt Controller (4.1)

 * バージョン 4.1 (Rev. 1)

 * IVAR を初期化するため、デフォルト値から C_IVAR_RESET_VALUE を変更してプロセッサの C_BASE_VECTORS を使用

 * OOC 制約を修正

 * Concat v2.0 をサポートするためブロック デザインの伝搬を変更

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * 未使用の WebTalk コア生成情報を削除。機能上の変更はありません。

AXI MMU (2.1)

 * バージョン 2.1

 * 新しい IP リリース (V2.1 は既存の AXI Interconnect V2.1 IP との互換性あり)

AXI Master Burst (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Master Lite (3.0)

 * バージョン 3.0 (Rev. 4)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Memory Mapped To PCI Express (2.3)

 * バージョン 2.3(Rev. 1)

 * AxRegion 入力の依存性を削除

 * Zynq xc7z015 デバイスのサポートを追加

 * 35t、75t、50t に対し artix7l および aartix7 デバイス サポートの追加

 * CPG236、CSG325 パッケージ サポートの追加

 * スレーブの Base/High パラメーターは IP インテグレーターの内部 C++ ファンクションではなく、IP bd.tcl から設定

 * サンプル デザインで使用される AXI BRAM コントローラーのバージョンが 3.0 から 4.0 に変更

 * パケットを正しく処理するため読み出し要求での AXI upsizer モジュールを修正。

 * Spartan-6 および Virtex-6 の関連ファイルおよびインスタンスを削除。

 * cfg_event_handler での FIFO FULL ロジックの問題を修正

 * 共有ロジックがコアで選択されている場合の x1gen1 コンフィギュレーションの 62.5Mhz userclk1 を修正

AXI Memory Mapped to Stream Mapper (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI Performance Monitor (5.0)

 * バージョン 5.0 (Rev. 2)

 * 内部自動化を改善するため再パッケージ

 * AXI4LITE 監視サポート

 * 内部デバイス ファミリ名の変更

 * ストリーム FIFO の深さのオプションを拡大。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Protocol Checker (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI Protocol Converter (2.1)

 * バージョン 2.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI Quad SPI (3.2)

 * バージョン 3.2

 * 内部自動化を改善するため再パッケージ。機能上の変更はありません。

 * StartupE2/E3 信号の一部がユーザーに利用可能になりました。

 * クロック乗せ換え処理のため制約をアップデート。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * Spansion フラッシュのサポートを追加 (ベータ)。

 * Block Memory Generator v8.2 を使用するためサンプル デザインをアップデート。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI Register Slice (2.1)

 * バージョン 2.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI TFT Controller (2.0)

 * バージョン 2.0 (Rev. 4)

 * 非同期 FIFO およびアウト オブ コンテキスト モードのため XDC 制約をアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Timebase Watchdog Timer (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Timer (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Traffic Generator (2.0)

 * バージョン 2.0 (Rev. 2)

 * 内部自動化を改善するため再パッケージ

 * インターフェイス名を 2013.2 から 2013.3 以降で次のように変更

 * axi_slave → S_AXI

 * axi_master → M_AXI

 * axis1_master → M_AXIS_MASTER

 * axis2_master → S_AXIS_MASTER

 * axis2_slave → S_AXIS_SLAVE

 * axi4_lite_m → M_AXI_LITE_CH1

 * 2013.3 以降で次の新しいインターフェイスを追加

 * M_AXIS_SLAVE、M_AXI_LITE_CH2-5

 * 初期化ファイル名の冒頭にコンポーネント名を追加。

 * ストリーミング モードでの無限トランザクション生成の問題を修正。

 * 内部デバイス ファミリ名の変更

 * 読み出し/書き込みチャネルを独立してループさせるためループ イネーブル機能を再定義。

 * AXI4-Stream 用に追加の TDATA 幅をサポート

 * AXI4-Stream のユーザー指定の TSTRB/TKEEP 値をサポート

 * HLTP → データ → 繰り返しモードのトラフィックを停止するためのサポートを追加

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI UART16550 (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI USB2 Device (5.0)

 * バージョン 5.0 (Rev. 2)

 * XDC 制約のアップデート。機能上の変更はありません。

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

AXI Uartlite (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

AXI Video Direct Memory Access (6.2)

 * バージョン 6.2

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * フレーム カウンターおよび遅延カウンター ファンクションをデフォルトでイネーブル (C_ENABLE_DEBUG_INFO_6、C_ENABLE_DEBUG_INFO_7、C_ENABLE_DEBUG_INFO_14 および C_ENABLE_DEBUG_INFO_15 を 1 に設定)

 * ヘルパー コアのバージョン アップデート (fifo_generator_v12_0)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

 * blk_mem_gen_v8_2、axi_bram_ctrl_v4_0、axi_traffic_gen_v2_0 を使用するようにサンプル デザインをアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI Virtual FIFO Controller (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI-Stream FIFO (4.0)

 * バージョン 4.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream Accelerator Adapter (2.1)

 * バージョン 2.1

 * 8 入出力スカラーのサポートを追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream Broadcaster (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream Clock Converter (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * シンクロナイザーの段数が 2 (デフォルト) に設定されているとき非同期モードを使用するとクリティカルなバグが発生していたのを修正。  コア レベルのラッパーで値を 1 に設定するとシンクロナイザーの段がどれもコアで使用されません。  そうすると MTBF エラーが増えます。  コアはデフォルト値の 2 に固定されています。

AXI4-Stream Combiner (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream Data FIFO (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream Data Width Converter (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream Interconnect (2.1)

 * バージョン 2.1 (Rev. 2)

 * Snn_ARB_REQ_SUPPRESS 信号の内部ビット順序付けを解決。

AXI4-Stream Protocol Checker (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream Register Slice (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream Subset Converter (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream Switch (1.1)

 * バージョン 1.1 (Rev. 2)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

AXI4-Stream to Video Out (3.0)

 * バージョン 3.0 (Rev. 4)

 * 新しいパラメーター、クロックごとのピクセル数を追加。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * GUI の応答速度を改善。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Accumulator (12.0)

 * バージョン 12.0 (Rev. 4)

 * レイテンシがゼロのとき、制約なしで ooc_xdc ファイルを配布。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * サポートされている範囲外のパラメーター値が入力されると GUI が停止してしまう問題を修正

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Adder/Subtracter (加算/減算器) (12.0)

 * バージョン 12.0 (Rev. 4)

 * レイテンシがゼロのとき、制約なしで ooc_xdc ファイルを配布。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 幅が変更されたとき自動レイテンシ コンフィギュレーションでのレイテンシのアップデートに関する GUI のバグを修正。

 * 製品ガイドと一致させるため、表示名を「Adder Subtracter」を「Adder/Subtracter」に変更。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Asynchronous Sample Rate Converter (2.0)

 * バージョン 2.0 (Rev. 3)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

Aurora 64B66B (9.2)

 * バージョン 9.2

 * 合成/インプリメンテーション後のシミュレーションの speedup に C_EXAMPLE_SIMULATION パラメーターを追加

 * UltraScale デバイスのサポートを追加

 * IP インテグレーターの拡張サポート

 * デフォルトではない GUI のオプションとして、データおよびフロー制御インターフェイスに対し、リトル エンディアンのサポートを追加

 * 製品ガイドで説明される相互運用ガイダンス

 一部の特定のフレーム長が原因の機能的な問題を解決

 * IP アップグレード中のクリティカル警告については製品ガイドを参照

Aurora 8B10B (10.2)

 * バージョン 10.2

 * UltraScale デバイスのサポートを追加

 * XC7Z015、XC7A50T、XC7A35T デバイスのサポートを追加

 * オートモーティブの aArtix XA7A35、XA7A50T、XA7A75T および XA7A100T デバイスのサポートを追加

 * IP インテグレーターの拡張サポート

 * デフォルトではない GUI のオプションとして、データおよびフロー制御インターフェイスに対し、リトル エンディアンのサポートを追加

 * 7 シリーズをベースにしたデザインで、rxpmaresetdone_t 信号での VHDL 構文を修正

 * 選択した IP コンフィギュレーションで使用可能なクロックすべてで OOC XDC をアップデート

 * 有効なデータで動作し、正しい CRC ステータスをレポートするよう、TXCRC および RXCRC モジュールを修正

 * tx_lock 同期でコアのリセット ロジックをアップデート

 * 7 シリーズのプロダクション シリコンのロジック アップデートのため、シンプレックス タイマー値をアップデート

 * クロック乗せ換えを効率的に処理するため、ホットプラグ ロジックをアップデート

 * チャネル ボンディング エラーのリカバリ メカニズムを追加

Binary Counter (12.0)

 * バージョン 12.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * VCS 版の H-2013.06-sp1 でエラーが発生したり、ビヘイビアー シミュレーションとポストネットリストの間で不一致が発生する可能性があります。VCS 版で I-2014.03-Beta1 またはそれ以降のバージョンは推奨しません。

Block Memory Generator (8.2)

 * バージョン 8.2

 * UltraScale デバイスに対し、幅が 1 および 2 のカスケード接続されたプリミティブのサポートを追加

 * UltraScale デバイスに対し、ビルトイン ECC モードの ECCPIPE レジスタのサポートを追加

 * UltraScale デバイスに対し、ダイナミック消費電力節約サポートを追加

 * 7 シリーズ デバイスに対し、出力マルチプレクサーの使用を最小限に抑えて IP インテグレーターでのタイミング効率を改善

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

CIC Compiler (4.0)

 * バージョン 4.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

CORDIC (6.0)

 * バージョン 6.0 (Rev. 4)

 * レイテンシがゼロのとき、制約なしで ooc_xdc ファイルを配布。

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

CPRI (8.2)

 * バージョン 8.2

 * CPRI の v6 サポートするためアップデート。

 * 10.1376 Gbps ライン レートのサポートを追加。

 * DRP アクセスをトランシーバーのデバッグ ポートに追加。

 * gt_reset_req_out ポートを共有ロジックのあるコアに追加。

 * UltraScale デバイスで QPLL1 を使用するオプションを追加。

 * コアがディスエーブルの場合トランシーバー出力を抑止。

 * トランシーバー デバッグの PRBS 入力がアサートされるとコア リセットがディスエーブル。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

Chroma Resampler (4.0)

 * バージョン 4.0 (Rev. 4)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * バイパスおよびテスト パターン モードが正しく機能

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 制約構文を簡素化。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * GUI の応答速度を改善。機能上の変更はありません。

Clocking Wizard (5.1)

 * バージョン 5.1 (Rev. 2)

 * リクエストされた 180 度位相のクロックに基づいて、クロッキング プリミティブの反転出力 CLKOUTB 0-3 を使用するようアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Color Correction Matrix (6.0)

 * バージョン 6.0 (Rev. 4)

 * バイパスおよびテスト パターン モードが正しく機能

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

Color Filter Array Interpolation (7.0)

 * バージョン 7.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * バイパスおよびテスト パターン モードが正しく機能

 * 制約構文を簡素化。機能上の変更はありません。

Complex Multiplier (6.0)

 * バージョン 6.0 (Rev. 4)

 * レイテンシがゼロのとき、制約なしで ooc_xdc ファイルを配布。

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Convolution Encoder (9.0)

 * バージョン 9.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

DDS Compiler (6.0)

 * バージョン 6.0 (Rev. 4)

 * シミュレーション警告を回避するため sin_cos.vhd および sin_cos_quad_rast.vhd を変更。この変更はコアのビヘイビアーまたはパフォーマンスには影響しません。

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

DSP48 Macro (3.0)

 * バージョン 3.0 (Rev. 5)

 * レイテンシがゼロのとき、制約なしで ooc_xdc ファイルを配布。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

DUC/DDC Compiler (3.0)

 * バージョン 3.0 (Rev. 4)

 * Visual Studio 2012 コンパイラをサポートするため C モデルのソース コードのマイナーなバグ修正。機能上の変更はありません。

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Discrete Fourier Transform (4.0)

 * バージョン 4.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 廃盤の Spartan デバイスのサポートをソース コードから削除。機能上の変更はありません。

 * VHDL ファイルの変更。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

DisplayPort (4.2)

 * バージョン 4.2(Rev. 1)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * XC7Z015 デバイスのサポートを追加

 * クロス クロック パスに対して XDC ファイルをアップデート

Distributed Memory Generator (8.0)

 * バージョン 8.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Divider Generator (5.1)

 * バージョン 5.1 (Rev. 2)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * VCS 版の H-2013.06-sp1 でエラーが発生したり、ビヘイビアー シミュレーションとポストネットリストの間で不一致が発生する可能性があります。VCS 版で I-2014.03-Beta1 またはそれ以降のバージョンは推奨しません。

ECC (2.0)

 * バージョン 2.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Ethernet 1000BASE-X PCS/PMA or SGMII (14.2)

 * バージョン 14.2

 * UltraScale デバイスに対し、LVDS の SGMII 機能をイネーブル。

 * 7 シリーズ トランシーバーの GT アップデート (Tx/Rx スタートアップ FSM アップデート)

 * BASEX モードの rxusrclk および rxusrclk2 のソースを txoutclk ではなく rxoutclk に変更。

 * BASEX モードの rxoutclk に対し、抜けていた XDC 制約を追加。

 * resetdone ポートの定義で変更。rx および tx のスタートアップ シーケンスの完了を示すようになりました。

 * トランシーバーのリセット完了は LINK_STATUS のインジケーター レジスタで表示。

 * 外部 PHY を制御するためオプションの外部 MDIO を追加。オプションの Ext_Management_Interface パラメーターを追加。

 * EXAMPLE_SIMULATION パラメーターをブール型から整数型に変更。

 * SGMII および BASEX モードの UltraScale デバイスで 50 MHz のフリーランニング クロックを追加

 * プリプロダクション ステータスの Virtex UltraScale デバイス サポートを追加。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * Zynq7015 デバイスのサポートを追加。

Ethernet PHY MII to Reduced MII (2.0)

 * バージョン 2.0 (Rev. 4)

 * サンプル デザインおよびデモ テストベンチを追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

FIFO Generator (12.0)

 * バージョン 12.0

 * ビルトイン FIFO コンフィギュレーションの非同期リセット ポート (rst) を、UltraScale のビルトイン FIFO コンフィギュレーションから削除。以前リリースされているコアからアップグレードする場合、rst ポートは srst ポートに置き換えられる。

 * UltraScale デバイスに対し、同期リセット (srst) のメカニズムを変更。FIFO Generator は wr_rst_busy および rd_rst_busy の出力ポートを提供。wr_rst_busy がアクティブ Low の場合、コアは書き込み操作の準備が完了、また rd_rst_busy がアクティブ Low の場合は、コアは読み出し操作の準備が完了。

 * UltraScale デバイスに対し、共通クロック ブロック RAM FIFO、共通クロック ビルトイン FIFO、および独立クロック ビルトイン FIFO のコンフィギュレーションで、非対称ポート幅のサポートを追加

 * UltraScale デバイスに対し、共通クロック ビルトイン FIFO および独立クロック ビルトイン FIFO のコンフィギュレーションにのみ、sleep 入力ポートを追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

FIR Compiler (7.1)

 * バージョン 7.1 (Rev. 3)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * アンサー 58946 を修正。COE ファイルの係数指定が IP インテグレーターで正しく機能するようになりました。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Fast Fourier Transform (9.0)

 * バージョン 9.0 (Rev. 4)

 * Vivado 2014.1 で複数のドライバー合成エラーを引き起こしていた Radix-2 アーキテクチャから重複 VHDL プロセスを削除

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * r22_twos_comp_mux.vhd のコードを変更。機能上の変更はありません。

 * xfft_v9_0_viv.vhd のコードを変更。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Fixed Interval Timer (2.0)

 * バージョン 2.0 (Rev. 3)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Floating-point (7.0)

 * バージョン 7.0 (Rev. 4)

 * アキュムレータからの内部デバッグ メッセージをディスエーブルにするため GUI を修正

 * レイテンシがゼロのとき、制約なしで ooc_xdc ファイルを配布。

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * flt_round_dsp_opt_full.vhd で RTL を変更。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * allfns.c でのアキュムレータ演算子のパラメーター順序およびコメントを訂正

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 合成でロジックが重複したときのパッキング エラーを避けるため flt_log_addsub_taylor_fabric.vhd に属性を追加。機能上の変更はありません。

G.709 FEC Encoder/Decoder (2.1)

 * バージョン 2.1 (Rev. 1)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * ランダム シードで XSIM での整数オーバーフローを防ぐためデモ用テストベンチを変更。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * VCS 版の H-2013.06-sp1 でエラーが発生したり、ビヘイビアー シミュレーションとポストネットリストの間で不一致が発生する可能性があります。VCS 版で I-2014.03-Beta1 またはそれ以降のバージョンは推奨しません。

G.975.1 EFEC I.4 Encoder/Decoder (1.0)

 * バージョン 1.0 (Rev. 4)

 * デモ用テストベンチでインスタンス名を標準化。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

G.975.1 EFEC I.7 Encoder/Decoder (2.0)

 * バージョン 2.0 (Rev. 4)

 * Visual Studio 2012 コンパイラをサポートするため C モデルのソース コードのマイナーなバグ修正。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Gamma Correction (7.0)

 * バージョン 7.0 (Rev. 4)

 * バイパスおよびテスト パターン モードが正しく機能

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

Gmii to Rgmii (3.0)

 * バージョン 3.0(Rev. 1)

 * VCS サポートのため VHDL のライブラリ パスを追加。

High Speed SelectIO Wizard (1.0)

 * バージョン 1.0

 * 初期リリース

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

IBERT 7 Series GTH (3.0)

 * バージョン 3.0 (Rev. 4)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

IBERT 7 Series GTP (3.0)

 * バージョン 3.0 (Rev. 4)

 * Aartix7、Artix7L、QArtix7 ファミリのサポートを追加

 * パッケージ csg325、fgg484、fgg676、fbg676、fbg484、clg484、sbg484、rb484、rb676、rs484 を追加

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

IBERT 7 Series GTX (3.0)

 * バージョン 3.0 (Rev. 4)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

IBERT 7 Series GTZ (3.1)

 * バージョン 3.1 (Rev. 2)

 * 新しい FLG パッケージ サポートを追加。サポートされていない xc7vh580t-hcg1932、xc7vh870t-hcg1931 パッケージのサポートを削除。

IBERT UltraScale GTH (1.0)

 * バージョン 1.0

 * ネイティブ Vivado リリース

ILA (Integrated Logic Analyzer) (4.0)

 * バージョン 4.0

 * 新しい DBG_HUB スティッチャー アルゴリズムをサポートするため IP をアップデート

 * ILA AXI モニター機能を IP にアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

IOModule (2.2)

 * バージョン 2.2(Rev. 1)

 * Concat v2.0 をサポートするためブロック デザインの伝搬を変更

 * C_MASK および C_IO_MASK パラメーターをユーザーが無効に上書きしようとすると警告を表示

 * 内部アドレス自動化を変更。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * 未使用の WebTalk コア生成情報を削除。機能上の変更はありません。

Image Enhancement (8.0)

 * バージョン 8.0 (Rev. 3)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * バイパスおよびテスト パターン モードが正しく機能

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * 制約構文を簡素化。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * GUI の応答速度を改善。機能上の変更はありません。

Interlaken (1.1)

 * バージョン 1.1

 * XCVU095-FFVD1924 デバイスでの GTH インプリメンテーション (ビットストリーム サポートなし)。これはタイミング情報が正確でないのが原因で、デザインのタイミングにエラーが出る可能性があります。

 * GTY シミュレーションのみ

 * 12x12.5 G、6x25 G のレーン レートをサポート

 * 同期/非同期のクロッキング モード

 * メタフレームは 256 から 8192 まで

 * カレンダーの長さが異なる OOBFC

 * カレンダーの長さが異なる IBFC

 * コア/サンプル デザインでの共有ロジック

 * XSIM/Questa (10.2a)/VCS (H-2013.06-sp1)/IES (12-20.016)

Interleaver/De-interleaver (8.0)

 * バージョン 8.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * VCS 版の H-2013.06-sp1 でエラーが発生したり、ビヘイビアー シミュレーションとポストネットリストの間で不一致が発生する可能性があります。VCS 版で I-2014.03-Beta1 またはそれ以降のバージョンは推奨しません。

JESD204 (5.2)

 * バージョン 5.2

 * サンプルされるクロック エッジ SYSREF を選択する GUI オプションを追加

 * UltraScale デバイスに対し CPLL または QPLL0 を選択する GUI オプションを追加

 * SYSREF のスキューをイネーブルにする AXI レジスタを追加

 * SYNC の値をリードバックする AXI レジスタを追加

 * 有効な SYSREF がキャプチャされたかどうかをリードバックする AXI レジスタを追加

 * コアが非同期になった後の SYNC の動作を判断する AXI レジスタを追加

 * 9、10、11 および 12 のレーン サポートを追加 (Artix を除く)。最大 12 までのレーンをサポートするため、3 つ目のクワッドに必要なピンを GTX および GTH に追加。

 * Artix XC7A35T、XC7A50T および XC7A75T サポートを追加 (各パーツ/パッケージで使用可能な最大 GTP 数については DS180 を参照)。

 * コアと共に配布される RTL ファイルの未使用分を低減する proc_common は AXI IPIF インターフェイスでは使用されなくなりました。

 * ある条件下で tx_tvalid が正しくアサートされなかった問題を修正。(AR58747)

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * オプションのポート gt*_txphaligndone_out を削除。トランシーバー デバッグ ポートがイネーブルになっている 7 シリーズのコンフィギュレーションに影響します。

 * オプションのポート gt*_rxcdrlock_out を削除。トランシーバー デバッグ ポートがイネーブルになっている 7 シリーズのコンフィギュレーションに影響します。

JTAG to AXI Master (1.0)

 * バージョン 1.0 (Rev. 2)

 * 最上位 HDL のサンプル デザインのローカル ARESETN 生成

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * xsdb スレーブを 3.0 にアップデート、FIFO Generator を 12.v にアップデート。

 * JTAG_AXI AXI4 バースト書き込み/読み出しトランザクションのフル バンド幅をサポート

LMB BRAM Controller (4.0)

 * バージョン 4.0 (Rev. 3)

 * 内部アドレス自動化を変更。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * C_MASK パラメーターをユーザーが無効に上書きしようとすると警告を表示

LTE DL Channel Encoder (3.0)

 * バージョン 3.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

LTE Fast Fourier Transform (2.0)

 * バージョン 2.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * r22_twos_comp_mux.vhd のコードを変更。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 合成でロジックが重複したときのパッキング エラーを避けるため dit_burst_datapath.vhd に属性を追加。機能上の変更はありません。

LTE PUCCH Receiver (2.0)

 * バージョン 2.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

LTE RACH Detector (2.0)

 * バージョン 2.0 (Rev. 4)

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * run_bitacc_cmodel.c での Fc レジスタ設定の派生を明確化。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * RTL、ネットリスト モデルまたはハードウェアの動作に対し C モデルのビット精度が正確でない。AR56292

LTE UL Channel Decoder (4.0)

 * バージョン 4.0 (Rev. 4)

 * Visual Studio 2012 コンパイラをサポートするため C モデルのソース コードのマイナーなバグ修正。機能上の変更はありません。

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Local Memory Bus (LMB) 1.0 (3.0)

 * バージョン 3.0 (Rev. 3)

 * UltraScale をサポートするため制約をアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Mailbox (2.1)

 * バージョン 2.1

 * 内部アドレス自動化を変更。機能上の変更はありません。

 * 非同期コンフィギュレーションの同期化フリップフロップに対しパラメーターを追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Memory Interface Generator (MIG 7 Series) (2.0)

 * バージョン 2.0 (Rev. 3)

 * マルチコントローラーおよびマルチインターフェイス デザインに対し IES および VCS サポートを追加

 * Artix XC7A35T および XC7A50T デバイスのサポートを追加。(Xilinx Answer 59632)

 * 再カスタマイズおよびファイル生成の問題を修正。(Xilinx Answer 59714)

 * Vivado で正しい VHDL テンプレートが生成されない問題を修正。(Xilinx Answer 59515)

 * 150 MHz の入力クロック周波数を派生させることができない問題を修正。(Xilinx Answer 58647)

 * 8 Gb パーツの IP 生成エラー メッセージの問題を修正。(Xilinx Answer 58894)

 * DIMM の理想的でない RC 設定を修正。(Xilinx Answer 57221)

 * 複数のクロック ドメインを使用しているときの VIO/ILA 2.0 コアのタイミングの問題を修正。(Xilinx Answer 56387)

 * Vivado を介した XSIM のスタンドアロン サポートを追加。(Xilinx Answer 58668)

 * VCS および IES のシミュレーションの問題を修正。(Xilinx Answer 58636)

 * RLDRAM3 のシミュレーションの問題を修正。(Xilinx Answer 58635)

 * RLDRAM3 のメモリ モデルの日付が古い問題を修正。(Xilinx Answer 58620)

Memory Interface Generator (MIG) (5.0)

 * バージョン 5.0

 * DDR3 および DDR4 インターフェイスの AXI サポート

 * QDRII+ インターフェイスのサポート

 * IP インテグレーターのサポート

 * DDR4 インターフェイスのパリティ ポートを削除

MicroBlaze (9.3)

 * バージョン 9.3

 * デバッグの改善: プログラム トレース、パフォーマンス モニター、非侵入型プロファイリングおよびクロス トリガーのサポート

 * デバッグ クロックを含めるため OOC 制約をアップデート

 * カバレッジ メトリクスを改善するため未使用のコードおよび信号を削除

 * 外部マスク不可能ブレークのベクターが間違っている問題を修正。この問題が発生するバージョン: 9.2、9.1、9.0、8.50.c、8.50.b、8.50.a、8.40.b、8.40.a、8.30.a、8.20.b、8.20.a、8.10.d、8.10.c、8.10.b、8.10.a、8.00.b、8.00.a、7.30.b、7.30.a、7.20.d、7.20.c、7.20.b、7.20.a、7.10.d、7.10.c、7.10.b、7.10.a、7.00.b、7.00.a。エリア最適化がイネーブルの場合にのみ発生。

 * AXI4-Stream にデスティネーション レジスタに書き込みを実行しない例外のある命令。この問題が発生するバージョン: 9.2、9.1、9.0、8.50.c、8.50.b、8.50.a、8.40.b、8.40.a、8.30.a。エリア最適化がイネーブルの場合にのみ発生。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * 未使用の WebTalk コア生成情報を削除。機能上の変更はありません。

MicroBlaze Debug Module (MDM) (3.1)

 * バージョン 3.1

 * AXI からのデバッグ レジスタへのアクセスをサポート

 * デバッグからの AXI メモリ アクセスのサポートを追加

 * クロス トリガーのサポートを追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

MicroBlaze MCS (2.2)

 * バージョン 2.2

 * 使用可能なメモリ サイズを増加

 * JTAG を介したシリアル I/O に MicroBlaze Debug Module (MDM) UART を使用するオプションを追加

 * 最新のサブコア バージョンでアップデート

 * 内部デバッグ クロックに対し XDC 制約を追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Multiplier (12.0)

 * バージョン 12.0 (Rev. 4)

 * PipeStages (レイテンシ) = 0 の場合でも ooc_xdc ファイルは常に配布されない。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Multiply Adder (3.0)

 * バージョン 3.0 (Rev. 4)

 * レイテンシがゼロのとき、制約なしで ooc_xdc ファイルを配布。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Mutex (2.1)

 * バージョン 2.1

 * 内部アドレス自動化を変更。機能上の変更はありません。

 * 非同期コンフィギュレーションの同期化フリップフロップに対しパラメーターを追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Peak Cancellation Crest Factor Reduction (5.0)

 * バージョン 5.0(Rev. 1)

 * デモ用テストベンチでインスタンス名を標準化。機能上の変更はありません。

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージの低減、スピード最適化のための修正

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Processor System Reset (5.0)

 * バージョン 5.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

QSGMII (3.2)

 * バージョン 3.2

 * 7 シリーズ トランシーバーの GT アップデート (Tx/Rx スタートアップ FSM アップデート)

 * resetdone ポートの定義で変更。rx および tx のスタートアップ シーケンスの完了を示すようになりました。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

RAM-based Shift Register (12.0)

 * バージョン 12.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

RGB to YCrCb Color-Space Converter (7.1)

 * バージョン 7.1 (Rev. 2)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * 製品ガイドへのリンクを提供する PDF 資料を削除

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

RXAUI (4.2)

 * バージョン 4.2

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 追加 Artix-7 デバイスのサポートを追加 (低コストのワイヤボンディングされたパッケージをイネーブルにする)

 * mgt_rx_reset_inprocess 信号の操作を修正 (GTPE2/GTHE2 リセット ロジックの一部)。(Xilinx Answer 59860)

 * リセット サイクル中に GTPE2 が間違った内部データ幅に恒久的に設定されないようにすることで GTPE2 の信頼性の問題を修正。(Xilinx Answer 59861)

 * パワーダウン ステートが削除されたとき、トランシーバーの位相アライメント ステート マシンがリセットされるようにして、パワーダウンの信頼性の問題を修正。(Xilinx Answer 59292)

 * 『7 シリーズ FPGA トランシーバー ユーザー ガイド』に合わせ GTPE2 および GTHE2 トランシーバーの SIM_RESET_SPEEDUP 属性設定を修正 (現在は FALSE に設定)。  これはトランシーバー リセット/初期化シーケンスを正しくシミュレーションするため必要です。このためリセット/初期化のシミュレーション時間が長くなります。

 * 抜けていた pll0outrefclk_out ポートを IP GUI カスタマイズ シンボル図および IP インテグレーター シンボル図に追加。  共有ロジックがコアに含まれている場合、Artix-7 デザインにこのポートは含まれます。

 * IP GUI カスタマイズ シンボル図および IP インテグレーター シンボル図で UltraScale トランシーバーのデバッグ ポートを修正。

 * IP インテグレーターのみで使用するためのクロック周波数のメタデータをクワッド PLL および GT 基準クロックに追加

 * タイミング クロージャを緩和するため MDIO 信号入力に抜けていた XDC 制約を追加。(Xilinx Answer 59914)

 * 抜けていたパワーダウン信号をコアから UltraScale トランシーバーに追加

 * UltraScale デバイスに対し Verilog プロジェクトで mgt_txcharisk 信号割り当てを修正

 * トランシーバーに配線するため 7 シリーズ トランシーバーのデバッグ ポート rxcdrhold を修正

 * サンプル デザイン XDC に GT 配置のコメント例を追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Reed-Solomon Decoder (9.0)

 * バージョン 9.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

Reed-Solomon Encoder (9.0)

 * バージョン 9.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

S/PDIF (2.0)

 * バージョン 2.0 (Rev. 4)

 * ヘルパー コア (fifo_generator) の制約を含め、コアの XDC 制約を追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * サンプル デザインを合成可能にするためアップデート

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

SDI RX to Video Bridge (1.0)

 * バージョン 1.0 (Rev. 2)

 * GUI フォーマット アップグレード

SMPTE 2022-1/2 Video over IP Receiver (1.0)

 * バージョン 1.0 (Rev. 2)

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

SMPTE 2022-1/2 Video over IP Transmitter (1.0)

 * バージョン 1.0 (Rev. 2)

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

SMPTE SD/HD/3G-SDI (3.0)

 * バージョン 3.0 (Rev. 1)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

SMPTE2022-5/6 Video over IP Receiver (3.0)

 * バージョン 3.0 (Rev. 4)

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

SMPTE2022-5/6 Video over IP Transmitter (3.0)

 * バージョン 3.0 (Rev. 4)

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * VID_LOCK_PARAM レジスタを 0x0148 から 0x0160 へ移動

SPI-4.2 (13.0)

 * バージョン 13.0 (Rev. 4)

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

SelectIO Interface Wizard (5.1)

 * バージョン 5.1 (Rev. 1)

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

 * カスタマー インターフェイス以外のテンプレートの GUI のクロック シグナルのイネーブル方法をアップデート

Serial RapidIO Gen2 (3.1)

 * バージョン 3.1(Rev. 1)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 内部自動化改善のため再パッケージ。機能上の変更はありません。

Soft Error Mitigation (4.1)

 * バージョン 4.1

 * プリプロダクション ステータスで xc7a35t、xc7a50t、xa7a35t、xa7a50t、および xa7a75t デバイスのサポートを追加。

 * 挿入シム オプション「ChipScope」を「Vivado Lab Tools」に置き換え。

 * ビヘイビアー シミュレーションの効率を改善。

 * Vivado シミュレーション フローを使用しプロジェクトに IP を含める方法をデモンストレーションするためのシミュレーション テスト ハーネスを追加。IP の動作はシミュレーションでは監視できません。ハードウェアベースの評価が必要です。

System Cache (3.0)

 * バージョン 3.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * 未使用の WebTalk コア生成情報を削除。機能上の変更はありません。

 * 結果の質を高めるために RTL 属性を調整。機能上の変更はありません。

System Management Wizard (1.0)

 * バージョン 1.0(Rev. 1)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Ten Gigabit Ethernet MAC (13.1)

 * バージョン 13.1

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート。

 * 優先順位ベースのフロー制御をサポートするためのオプションを追加。

 * トランスミッターのデータパス レイテンシを 57.6 ns 分低減。  これは新しい CRC エンジン アーキテクチャを介して達成されます。

 * フラグメント フレームの小型と大型を正しく差別化するため統計をアップデート (AR 59308)。

 * オーバーサイズ フレームのフレーム サイズを正しく示すため TX 統計ベクターをアップデート。

 * 破損フレームが受信されたとき RX 統計ベクター ビット 27 が間違っているコーナー ケースを修正。

 * 送信されたフレームの開始コードの前に無効な制御文字があるコーナー ケースを修正。

 * 送信されたフレームの開始コードの前に無効な IFG があるコーナー ケースを修正。

 * 前のフレームが最大フレーム サイズに近いため TX フレーム エラーが発生するコーナー ケースを修正。

 * カスタム プリアンブル イネーブルが正しくリセットされるよう確認。

 * タイミング クロージャを緩和するため MDIO 信号入力に抜けていた XDC 制約を追加 (AR 59891)。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * CRC エンジンでサンプル デザインのデモ用テストベンチを改善。コアをシミュレーションするためどのサイズまたは内容のフレームでも生成できるようになりました。

 * コアから未使用の HDL ソース ファイルを削除 (synchronizer_e.vhd)。

 * ピン配置を減らすため、サンプル デザインの tx_statistics_vector および rx_statistics_vector 出力にシリアライザーション ロジックを追加。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Ten Gigabit Ethernet PCS/PMA (10GBASE-R/KR) (4.1)

 * バージョン 4.1(Rev. 1)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * オート ネゴシエーションがイネーブルになっている BASE-KR の Verilog Vivado プロジェクトでリンク トレーニングが自動的に開始しない問題を修正 (AR 59904)

 * おそらくは MDIO アクセス中、「ソフト」PMA または PCS リセットが MDIO インターフェイス ロジックをリセットしてしまい、MDIO 操作が発生しない可能性のある問題を修正 (AR 59910)

 * PCS ブロックが 750 ms 内にロックされないとトランシーバーの RX サイドをリセットする 750 ms のウオッチドッグ タイマーをブロック レベルに追加 (AR 59911)

 * シンクロナイザー レジスタの段をより効率よくパックできるように追加レジスタに ASYNC_REG 属性を追加

 * UltraScale のみ - BASE-R コアの progdivreset 制御を追加し、BUF_GT リセットを RXUSRCLK パスの BUFG_GT に追加

 * UltraScale のみ - progdivresets の代わりにトランシーバー PCS リセットをトグルするためコア PCS リセットを変更

 * UltraScale のみ - GTHE3_CHANNEL ブロックを介してクロック生成をトレースできる最新版の Vivado ツールで使用できるよう XDC create_clock 制約を変更

 * MultiCyclePath 制約を RX デコーダーから RX エラスティック バッファーに設定し、タイミング クロージャを緩和できるよう、一部の内部レジスタ名を変更

 * タイミング クロージャを緩和させるためフル レートでタイミングが設定されているパスを検出するため追加 MultiCyclePath 制約を追加

 * ooc.xdc ファイルから refclk_n クロック ピンにある不必要な制約を削除。

 * 共有ロジックが選択されている場合はトランシーバーの refclk 定義をコア XDC ファイルに移動

 * IP インテグレーター デザインのコアの GUI シンボルおよびコネクティビティを修正するため core_to_gt_drpaddr ポートの core_to_gt_drp インターフェイスのミスタイプを修正

 * IP インテグレーター デザインのコアの GUI シンボルを修正するため、すべてのインターフェイスに依存コードを追加

 * IP インテグレーター のみに対し、DRP 入力ポートの接続デフォルトを追加

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * このコアを使用している場合 Vivado からの警告数を低減

 * DRC 違反を停止するため (constant) timer_125us_cycles 値をシンクロナイザーに追加

 * BASE-R が無償ライセンスのコアであることを示すメッセージを含めるためコア GUI をアップデート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Test Pattern Generator (6.0)

 * バージョン 6.0

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * 制約構文を簡素化。機能上の変更はありません。

 * ビデオ タイミング コントローラー インターフェイスを追加

 * ガウス分布を広げるためノイズ生成を変更

Timer Sync 1588 (1.2)

 * バージョン 1.2

 * オプションの 64 ビット分数ナノ秒のタイマー フォーマットのサポートを追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Tri Mode Ethernet MAC (8.2)

 * バージョン 8.2

 * 優先順位フロー制御 (PFC) サポートを追加

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * コンフィギュレーション可能なフィルター数を 16 に増加

 * MAC から TX エラー信号が RGMII TX_CTL 出力に伝搬されなくなっていた UltraScale RGMII トランスミッター ロジックのバグを修正。

 * UltraScale デバイスに対し RGMII TXC 出力の ODELAYE3 のカスケードをイネーブル

 * set_false_path 制約を最近追加されたリセット シンクロナイザーの入力に追加

 * Zynq デバイス 7z010 の場合、I/O 規格およびピン ロケーションの制約がサンプル デザインの XDC で生成されない

 * MDIO、MDC を介したマルチサイクル パスに対し、get_nets ではなく get_pins を使用するようブロックの XDC 制約を変更

 * サンプル デザインで、抜けていた信号割り当てのための after 節を追加

 * サンプル デザインで、条件式のベクター幅を修正

UltraScale FPGAs Transceivers Wizard (1.2)

 * バージョン 1.2

 * 新しいトランシーバー コンフィギュレーション プリセット オプションを複数追加

 * GTY トランシーバーを使用したコンフィギュレーションのビヘイビアー HDL シミュレーションのサポートを追加

 * Cadence IES および Synopsys VCS シミュレータのサポートを、既存の Mentor Graphics Questa およびザイリンクス Vivado シミュレータのサポートに追加

 * SATA コンフィギュレーションのサポートを追加

 * QPLL タイプが使用されている場合のセカンダリ QPLL をコンフィギュレーションする機能をイネーブル

 * TX プログラマブル分周器が使用されている場合 TXOUTCLK の周波数を選択する機能をイネーブル

 * トランシーバーの共有ロケーションにかかわらず、コア内のリセット コントローラー ヘルパー ブロックを検出する機能をイネーブル

 * パラメーター アップデートおよび CPLL キャリブレーションを介して Kintex UltraScale ES1 デバイスでの GTH トランシーバーのパフォーマンスおよび信頼性を改善

 * ロー モードでのリソース使用率および 8B/10B サンプル デザイン コンフィギュレーションを改善

 * 一部の複雑な基準クロック配線コンフィギュレーションが配線密集を引き起こす可能性がある問題を修正

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

UltraScale FPGA Gen3 Integrated Block for PCI Express (3.0)

 * バージョン 3.0

 * 内部のデバイス ファミリー名を変更、機能変更なし

 * ルート ポート コンフィギュレーションのサポートを追加

 * IP インテグレーターのサポートを追加

 * GT Wizard を統合

 * 外部 PIPE インターフェイスのサポートを追加

 * 共通ロジックのサポートを追加

 * オプションのトランシーバー制御およびステータス ポートを追加

 * コアを複数生成する場合の競合を回避するためにダイナミックなモジュール命名を追加

 * Kintex UltraScale および Virtex UltraScale デバイスに対し複数の PCIe ブロックをイネーブル

 * インダストリアル スピード グレードのデバイスのサポートを追加

 * xcvu065 および xcvu095 以外のデバイスで、PCIe_X0Y0 ハードブロック (デフォルトで有効) に対するシステム リセット専用配線のサポートを追加

 * 専用配線入力ポートを追加し、パススルー配線出力ポート名を変更 (pcie_perstn* ポート)

 * sys_reset port のリセット極性 (デフォルトはアクティブ Low) を指定可能にするサポートを追加

 * リセット極性のデフォルトをアクティブ High からアクティブ Low に変更

VIO (Virtual Input/Output) (3.0)

 * バージョン 3.0 (Rev. 2)

 * Kintex UltraScale サポート

 * xsdb スティッチングの改善

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Video Deinterlacer (4.0)

 * バージョン 4.0 (Rev. 4)

 * バイパス モードが正しく機能する正しいレジスタ設定でデモ用テストベンチを修正

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

Video In to AXI4-Stream (3.0)

 * バージョン 3.0 (Rev. 4)

 * 新しいパラメーター、クロックごとのピクセル数を追加。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * GUI の応答速度を改善。機能上の変更はありません。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

Video On Screen Display (6.0)

 * バージョン 6.0 (Rev. 4)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

Video Scaler (8.1)

 * バージョン 8.1 (Rev. 3)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * 制約構文を簡素化。機能上の変更はありません。

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 自動 Lanzcos 係数生成を GUI に追加

 * GUI で使用されるデータ幅が 10 の場合のシミュレーション警告を低減

 * 負の係数値の場合の COE から MIF へのファイル変換を GUI で修正

Video Timing Controller (6.1)

 * バージョン 6.1 (Rev. 1)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * v_tc_v6_1 コアを使用するビデオ コアのバイパスおよびテスト パターンが信頼性をもって機能するようになりました。

Video to SDI TX Bridge (1.0)

 * バージョン 1.0 (Rev. 2)

 * GUI の応答速度を改善。機能上の変更はありません。

Virtex-7 FPGA Gen3 Integrated Block for PCI Express (3.0)

 * バージョン 3.0(Rev. 1)

 * 330T および 980T デバイスに Tandem コンフィギュレーションのサポートを追加

 * HDL が一意的になってしまう問題を修正

 * デザイン階層に影響を与えずにコアのディレクトリ構造を変更

Viterbi Decoder (9.0)

 * バージョン 9.0 (Rev. 4)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

 * 警告メッセージを削除するため、c_compare_carry_structure、c_compare_eq_ne、c_mux_bit_v12_0_viv および c_shift_ram_v12_0_legacy vhd ファイルを変更。機能上の変更はありません。

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

XADC Wizard (3.0)

 * バージョン 3.0 (Rev. 3)

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * デフォルトのシーケンサー モードで GUI イネーブル オプションを修正

XAUI (12.1)

 * バージョン 12.1(Rev. 1)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * mgt_rx_reset_inprocess 信号の操作を修正 (GTPE2/GTHE2 リセット ロジックの一部)。(Xilinx Answer 59860)

 * リセット サイクル中に GTPE2/GTHE2 が間違った内部データ幅に恒久的に設定されてしまわないようにすることで GTPE2/GTHE2 の信頼性の問題を修正。(Xilinx Answer 59861)

 * パワーダウン ステートが削除されたとき、トランシーバーの位相アライメント ステート マシンがリセットされるようにして、パワーダウンの信頼性の問題を修正。(Xilinx Answer 59292)

 * 『7 シリーズ FPGA トランシーバー ユーザー ガイド』に合わせ GTPE2 および GTHE2 トランシーバーの SIM_RESET_SPEEDUP 属性設定を修正 (現在は FALSE に設定)。  これはトランシーバー リセット/初期化シーケンスを正しくシミュレーションするため必要です。このためリセット/初期化のシミュレーション時間が長くなります。

 * 秒ごとに 20 ギガビットの操作で、クロック乗せ換えシンクロナイザーのフリップフロップ段を増加。

 * タイミング クロージャを緩和するため MDIO 信号入力に抜けていた XDC 制約を追加。(Xilinx Answer 59912)

 * IP インテグレーターのみで使用するためのクロック周波数のメタデータを GT 基準クロックに追加。

 * コアで秒ごとに 20 ギガビットの操作をサポートできることを伝えるため Vivado IP カタログの説明をアップデート。

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

YCrCb to RGB Color-Space Converter (7.1)

 * バージョン 7.1 (Rev. 2)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

 * 防衛グレードの Artix-7Q、Kintex-7Q、Virtex-7Q および Zynq-7000Q のプロダクション ステータスのサポート

 * Microsoft Visual Studio 2012 を使用して Windows の C モデルをコンパイル

 * 内部デバイス ファミリ名を変更。機能上の変更はありません。

 * write_verilog および write_vhdl で作成されたネットリストは IEEE P1735 に準拠して暗号化され、ネットリスト シミュレーションが完了できるようにサポートされているシミュレータ用のキーを提供。

 * ソース HDL ではなく、暗号化されたネットリストを読み込むためサードパーティ合成ツールをイネーブル

ZYNQ7 Processing System (5.4)

 * Version 5.4

 * シリコンで直接接続できる IRQ_F2P

ZYNQ7 Processing System BFM (2.0)

 * バージョン 2.0 (Rev. 2)

 * 入力ポート幅を固定値の 3 に変更

interrupt_controller (3.0)

 * バージョン 3.0(Rev. 1)

 * プリプロダクション ステータスの Virtex UltraScale デバイスをサポート

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54480 LogiCORE IP JESD204B - Vivado 2013.1 以降のバージョンでのリリース ノートおよび既知の問題 N/A N/A
AR# 59986
日付 05/12/2017
ステータス アクティブ
種類 リリース ノート
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