問題の発生したバージョン : v3.0 (Rev1)
修正バージョンおよび既知の問題 : (Xilinx Answer 54645) を参照
Virtex-7 FPGA Gen3 Integrated Block for PCI Express v3.0 (Rev1) コアを 2 つある Tandem モードのいずれかでインプリメントする場合、report_drc -ruledeck timing_checks コマンドを使用すると、次のような警告メッセージが表示されます。
TIMING-10#1 Warning
Missing property on synchronizer
A logic synchronizer with double-registers c_i_wrapper_support_i/c_i_wrapper_i/c_i_i/c_inst/inst/inst/c_i_c_inst_0_fast_cfg_init_cntr_i/cdc_reg1_reg and c_i_wrapper_support_i/c_i_wrapper_i/c_i_i/c_inst/inst/inst/c_i_c_inst_0_fast_cfg_init_cntr_i/cdc_reg2_reg has been detected between clock startupEosClk and clock userclk1 but the synchronizer does not have the property ASYNC_REG defined on one or both registers
Related violations: <none>
この警告メッセージは、クロック ドメインをまたぐ 2 つのレジスタのうち最初のものに対してのみ ASYNC_REG 属性が適用されているために表示されます。
生成されたネットリストには問題はありませんが、ASYNC_REG 属性は両方のレジスタに適用されるべきです。
これに関しては何もする必要はありませんが、ユーザー制約ファイルで該当レジスタに ASYNC_REG プロパティを適用すると、この警告メッセージが表示されなくなります。
上記の例で、この制約を適用するためのコマンドは、次のとおりです。
set_property ASYNC_REG TRUE [get_cells c_i_wrapper_support_i/c_i_wrapper_i/c_i_i/c_inst/inst/inst/c_i_c_inst_0_fast_cfg_init_cntr_i/cdc_reg2_reg]
これは、コアの今後のリリースで修正される予定です。
注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
改訂履歴
2014/04/26 - 初版
AR# 60022 | |
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日付 | 09/09/2015 |
ステータス | アクティブ |
種類 | 既知の問題 |
IP |