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AR# 60026

UltraScale FPGA Transceiver Wizard v1.2 - リリース ノートおよび既知の問題

説明

このアンサーでは、Vivado Design Suite 2014.1 でリリースされた UltraScale FPGA Transceiver Wizard v1.2 のリリース ノートおよび既知の問題を示します。

ソリューション

タイトル : GTY トランシーバーの使用が HDL のビヘイビアー シミュレーションに限定される

説明 :

このリリースでは、Virtex UltraScale デバイスの GTY トランシーバーに対して最初から作成できるカスタム コンフィギュレーション オプションと、プリセット コンフィギュレーション オプションが追加されていますが、現時点ではすべての GTY コンフィギュレーションが HDL のビヘイビアー シミュレーションに制限されています。

Vivado 2014.1 では GTY コンフィギュレーションの合成およびインプリメンテーションを実行できず、次のようなインプリメンテーション (合成メッセージを含む) に関するメッセージが表示されます。

CRITICAL WARNING: [Netlist 29-72] Incorrect value '1.000000' specified for property 'SIM_VERSION'.

回避策 : NA

修正予定 : 2014.2

CR : 774800

ステータス : 2014.2 で修正 (v1.3 のコアを使用した場合)


タイトル : サポートされていないプログラマブル分周器を使用すると、コア生成エラーが発生します。

説明 : 低ライン レート、データ幅の広いウィザード コンフィギュレーションの一部で、現在サポートされていないプログラマブル分周器の設定が推論され、次のようなコア生成エラー メッセージが表示されます。

ERROR: [xilinx.com:ip:gtwizard_ultrascale:1.2-21] <component_name>: The requested configuration requires a Programmable divider value that is not supported at this time.

低ライン レートのコンフィギュレーションについては、より狭い内部/外部データ幅を選択してください。

また、選択可能な TXOUTCLK 周波数機能を有効にして低周波数 TXOUTCLK 値を選択すると、これと同じエラーが発生することがあります。

回避策 : ユーザーおよび内部データ幅に、より小さい値を選択します。

選択可能な TXOUTCLK 周波数オプションを使用する場合は、より高い周波数値を選択します。

修正予定 : 今後のリリース

CR : 776705

ステータス : 2014.4 でリリースされたコア v1.4 Rev1 で修正


タイトル : 160 ビット RX ユーザー データ幅を使用すると、GTY トランシーバーのユーザー データ幅を調整するヘルパー ブロックでワイヤリング エラーが発生します。

説明 : ユーザー データ幅を調整するヘルパー ブロックのレシーバー モジュールには、GTY トランシーバーをターゲットにして 160 ビット RX ユーザー データ幅を選択した場合にのみ、ワイヤリング エラーが発生します。

GTH トランシーバーを使用するコンフィギュレーション、および 160 ビット以外の RX ユーザー データ幅を使用した GTY トランシーバーを使用するコンフィギュレーションでは、この問題は発生しません。

回避策 : 異なる RX ユーザー データ幅を選択します。

160 ビットでなければならない場合は、サンプル デザインで、ユーザー データ幅を調整するヘルパー ブロックを検索し、現時点では使用しないようにします。

修正予定 : 2014.2

CR : 787992

ステータス : 2014.2 でリリースされたコア v1.3 で修正


タイトル : リセット コントローラー ヘルパー ブロックの入力 gtwiz_reset_all_in が、TX および RX のリソースを平行してリセットする可能性があります。

説明 :

ウィザードのリセット コントローラー ヘルパー ブロックの入力 gtwiz_reset_all_in は、TX リソースをリセットしてから、その後 RX リソースをリセットするように設計されています。

ビット同期化の遅延にばらつきがあるため、TX リソースが RX と平行してリセットされる可能性があります。

ループバックで動作する場合など、安定性を求めて TX を RX の前にリセットしなければならないコンフィギュレーションの場合は、次の回避策を試してください。

回避策 : gtwiz_reset_all_in 入力を Low に接続または駆動し、同等の順次リセットを実行するため、ほかのリセット コントローラー ヘルパー ブロックの入力を使用します。

たとえば、次のようなシーケンスになります。

1. gtwiz_reset_tx_pll_and_datapath_in を駆動します。

2. gtwiz_reset_tx_done_out の立ち上がりエッジを待ちます。

3. 次のいずれかを駆動します。

a. gtwiz_reset_rx_datapath_in (TX および RX のデータ パスが同じ PLL を使用する場合)、または

b. gtwiz_reset_rx_pll_and_datapath_in (TX および RX のデータ パスがそれぞれ異なる PLL を使用する場合)

4. gtwiz_reset_rx_done_out の立ち上がりエッジを待ちます。

修正予定 : 2014.3

CR : 805664

ステータス : 2014.3 でリリースされたコア v1.4 で修正


タイトル : DC カップリングされたリンクの場合、 レシーバー終端電圧は FLOAT のみ

 説明 : DC リンク カップリングを使用するウィザード コンフィギュレーションでは、レシーバー終端に必ず FLOAT を選択する必要があります。

これは選択はできますが、現時点ではウィザードで必ず選択しなければならないようにはなっていません。

回避策 : ウィザード コア インスタンスを GUI でカスタマイズする際は、レシーバーの [Termination] フィールド (最初のタブの [Advanced] セクション) で FLOAT を選択するようにしてください。

修正予定 : 2015.3

CR : 851033

ステータス : 2015.3 でリリースされたコア v1.6 で修正


タイトル : 一部の UltraScale エンジニアリング サンプル デバイスで GTH の CPLL リセットが TXOUTCLK を妨害する

 説明 : Kintex UltraScale ES1/ES2 および Virtex UltraScale ES1 エンジニアリング サンプル デバイスをターゲットにしている GTH コンフィギュレーションで、CPLL が RX データ パスに、そして QPLL が TX データ パスに使用されていても、CPLL をリセットすると TXOUTCLK 信号が妨害されます。

これは、CPLL がどのリソースにクロックを供給しているかに関係なく、CPLL リセット中に TXOUTCLK ソースを一時的に制御する CPLL キャリブレーション プロシージャがあること、およびその操作が原因で発生します。

回避策 : 上記のエンジニアリング サンプル デバイスをターゲットにしている GTH コンフィギュレーションでは、この動作は避けられません。

CPLL が RX リソースのみを駆動するコンフィギュレーションで、CPLL をリセットすると TXOUTCLK がランタイム時に妨害される状況は許容できない場合、TX リソースを起動させる前に、または TX リソースの起動とは別に、CPLL をリセットし、CPLL をロックする必要があります。

注記 : この制限については、『UltraScale FPGAs Transceivers Wizard 製品ガイド』 (PG182) v1.6 に追加されています。

AR# 60026
日付 10/16/2015
ステータス アクティブ
種類 リリース ノート
デバイス
IP
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