AR# 60072

Ultrascale FPGA Gen3 Integrated Block for PCI Express v3.0 - X0Y0 以外の PCIe ロケーションが選択されていると、いくつかのタイミング違反が見られる

説明

問題の発生したバージョン : 3.0
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 57945)

Ultrascale FPGA Gen3 Integrated Block for PCI Express v3.0 を含むデザインをインプリメントすると、X0Y0 以外の PCIe ロケーションが選択されている場合、いくつかのタイミング違反が見られます。

ソリューション


これは Vivado 2014.1 での既知の問題で、このコアの今後のリリースで修正される予定です。 

このリリースでこの問題を解決するには、このアンサーに添付されているパッチをインストールしてください。

パッチをインストールするには、次の手順に従ってください。

パッチのファイルを目的のディレクトリに抽出します。

そのパッチ ディレクトリ内の vivado ディレクトリをポイントするように MYVIVADO 環境変数を設定します。

Linux :

setenv MYVIVADO <..>/ar_60072_pcie3_ultrascale_0_Rev_1_preliminary_patchrev1/vivado

Windows :

SET MYVIVADO=<..>/ar_60072_pcie3_ultrascale_0_Rev_1_preliminary_patchrev1/vivado

元のディレクトリから Vivado を実行します。

パッチが正しくインストールできていれば、出力ファイルに Vivado の新しいバージョンが表示されます。


改訂履歴
2014/04/16 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
ar_60072_pcie3_ultrascale_0_Rev_1_preliminary_patchrev1.zip 438 KB ZIP
AR# 60072
日付 05/14/2014
ステータス アクティブ
種類 既知の問題
デバイス
IP