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AR# 6019

4.1i CORE Generator、MTI、Verilog - CORE Generator Verilog ビヘイビア モデルを分析しているときに MTI から「xxxx already exists」コンパイル エラーが出力される

説明

キーワード : exist, Verilog, analyze, compile, ModelTech, MTI,存在,分析,コンパイル

重要度 : 標準

概要 :
CORE Generator ツリーから get_models を使用して取り出した .v Verilog ビヘイビア モデルをコンパイルしたときに MTI から次のようなエラー メッセージが表示されます。

"C_REG_FD_V1_0 already exists"

ソリューション

エラーとして出力されますが、このメッセージは単に同じ下位レベルのモジュールが CoreGenerator Verilog ビヘイビア シミュレーション ライブラリ内の複数の上位レベルのマクロに参照されていることを示すために表示されます。 正しくコンパイルされていないことないので、このエラーは無視できます。

このエラーを表示しないようにするには、個別に MTI 「vlog」 コマンドを使用してモデルをコンパイルします。 C_IP4 リリースでは次の順番にモデルはコンパイルされます。

async_fifo_v1_0.v
C_MEM_DP_BLOCK_V1_0.v
C_DIST_MEM_V1_0.v
C_COUNTER_BINARY_V1_0.v
C_COMPARE_V1_0.v
C_GATE_BIT_V1_0.v
C_TWOS_COMP_V1_0.v
C_SHIFT_RAM_V1_0.v
C_SHIFT_FD_V1_0.v
C_MUX_BUS_V1_0.v
C_MUX_BIT_V1_0.v
C_MUX_SLICE_BUFT_V1_0.v
C_MUX_SLICE_BUFE_V1_0.v
C_GATE_BUS_V1_0.v
C_GATE_BIT_BUS_V1_0.v
C_DECODE_BINARY_V1_0.v
PIPELINE.v
C_REG_LD_V1_0.v
C_ACCUM_V1_0.v
C_ADDSUB_V1_0.v
C_MEM_SP_BLOCK_V1_0.v
combfiltVHT.v
da_fir_v1_0.v
delayVHT.v
fifosyncVHT.v
integVHT.v
kcmpipeVHT.v
kcmVHT.v
kdcm_v1_0.v
syncramVHT.v
romrVHT.v
dpramVHT.v
MULT_VGEN_V1_0.v
C_REG_FD_V1_0.v
ncoiq_v1_0.v
nco_v1_0.v
pdafirVHT.v
sdafirVHT.v
DIVIDERVHT.v
trigtabl_v1_0.v
sqrootVHT.v
regceVHT.v
pscVHT.v
mux4VHT.v
mux3VHT.v
mux2VHT.v
adrleVHT.v
adreVHT.v
tsb32xVHT.v
tsb16xVHT.v
tsb16sVHT.v
subrleVHT.v
subreVHT.v
saddceVHT.v
cmpsVHT.v
addsVHT.v
acc2sVHT.v
mulVHT.v
AR# 6019
作成日 03/25/1999
最終更新日 10/09/2003
ステータス アーカイブ
タイプ 一般