AR# 6037

4.1i CORE Generator, MTI, VHDL - CORE Generator VHDL モデルの分析、コンパイルに必要な MTI コマンドについて

説明

キーワード : CORE Generator, COREGen, error, VHDL, get_models, compile, analyze,エラー,コンパイル,分析

重要度 : 標準

概要 :
get_models ユーティリティで取り出された CORE Generator VHDL モデルの分析、コンパイルに必要な ModelSim/VHDL コマンドは何ですか。

ソリューション

『CORE Generator ユーザー ガイド』で説明されているように、モデルの解析に必要な ModelSim コマンドは次のとおりです。

vlib xilinxcorelib
vmap xilinxcorelib ./xilinxcorelib

vcom -work xilinxcorelib <path_to_xilinxcorelib_source_file_directory>/<name_of_vhd_file>

例 :

vlib xilinxcorelib
vmap xilinxcorelib ./xilinxcorelib

vcom -work xilinxcorelib /tools/xilinx/vhdl/src/XilinxCoreLib/prims_constants.vhd

モデルのコンパイルの順番に関しては (ザイリンクス アンサー 6250) を参照してください。
AR# 6037
日付 10/09/2003
ステータス アーカイブ
種類 一般