AR# 60387

JESD204 v5.2 - マルチレーン コアの Ultrascale の GT ラッパーで、DRPCLK の接続が間違っている

説明

Ultrascale デバイスで JESD204 v5.2 コア (レーン数は 1 より多い) を使用していると、GT の最上位ラッパーにあるレーン 0 のトランシーバーにのみ DRPCLK が接続されています。



これは JESD204 v5.2. での既知の問題です。

ソリューション

jesd204_0_gtwizard_ultrascale_v1_2_top.v ファイルで、次の行を検索します。


assign drpclk_in = drpclk; 

これを次のように変更します。


assign drpclk_in = {drpclk, drpclk, };


デザインにあるレーン数分だけ、drpclk は繰り返されます。


たとえば、4 レーン コアの場合は次のようになります。


assign drpclk_in = {drpclk, drpclk, drpclk, drpclk, };

改訂履歴 :

2014/04/23 - 初版

AR# 60387
日付 04/25/2014
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP