AR# 60528

UltraScale DDR4/DDR3 - Vivado で 64 ビット データ幅の出力ファイルを生成できない

説明

問題の発生したバージョン: DDR4 v5.0、DDR3 v5.0

DDR4 の場合は (Xilinx Answer 69035)、DDR3 の場合は (Xilinx Answer 69036) を参照

MIG DDR3 または DDR4 の 64 ビット データ幅のデザインを生成する際、出力ファイルを生成するときに次のようなエラー メッセージが表示されることがあります。

ERROR: [#UNDEF] There are certain ports which are still unassigned as per the selected data width 64, design generation can be done correctly once all the bytes/sites are assigned.

ソリューション

これは既知の問題です。MIG GUI のバンク プランニング ページで Addr/Ctrl-2 バイト グループがバイト レーンに配置されていません。

この問題を回避するには、バンク プランニング ページで Addr/Ctrl-2 を含む各バイト レーンを手動で選択します。

場合によっては、MIG GUI の次のページの I/O プランナーで追加のスカラー ピンと差動システム クロック (sys_clk) を追加する必要があることもあります。

改訂履歴

  • 2014/05/05 - 初版
  • 2014/11/18 - DDR4 を説明とタイトルに追加

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69035 UltraScale/UltraScale+ DDR4 - リリース ノートおよび既知の問題 N/A N/A
69036 UltraScale/UltraScale+ DDR3 - リリース ノートおよび既知の問題 N/A N/A
AR# 60528
日付 03/26/2018
ステータス アクティブ
種類 既知の問題
デバイス
ツール 詳細 概略
IP