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AR# 60846

MIG 7 Series DDR3 - Kintex-7 -2L/-3L - 1333 Mbps (667MHz) を超える周波数で動作するデザイン用に 400MHz の refclk 周波数が間違って生成されるためにインプリメンテーション中に DRC エラーが発生する

説明

問題の発生したバージョン : MIG 7 Series v2.1
修正バージョン : (ザイリンクス アンサー 54025) を参照

MIG 7 Series v2.1 より、1333Mbps を超えるスピードで動作するデザインに対し、高い IDELAYCTRL 基準クロック周波数が使用されます。  

詳細は (ザイリンクス アンサー 60687) を参照してください。

しかし、Kintex -2L/-3L の場合は、400MHz の基準クロックはサポートされていません。  

このため、インプリメンテーション中に次のような DRC エラーが発生します。

ERROR: [Drc 23-20] Rule violation (AVAL-31) IODELAY_RefClkFreq - Invalid configuration.
IDELAYE2_FINEDELAY u_mig_7series_v2_1/u_mig_7series_v2_1_mig/u_memc_ui_top_axi/mem_intfc0/ddr_phy_top0/u_ddr_mc_phy_wrapper/u_ddr_mc_phy/ddr_phy_4lanes_0.u_ddr_phy_4lanes/ddr_byte_lane_B.ddr_byte_lane_B/ddr_byte_group_io/input_[1].iserdes_dq_.idelay_finedelay_dq.idelaye2 has an invalid REFCLK_FREQUENCY value (400.000000).
Only values from 190-210 or 290-310 are allowed for this device and speedgrade.
A higher speedgrade and non-low-power device allows value ranges 190-210, 290-310, or 390-410.
Resolution: Change the timing requirements or look at the data sheet for the speedranges for other parts.

ソリューション

この問題を回避するには、user_design/rtl ディレクトリにある <module_name>_mig.v/.vhd および <module_name>_mig_sim.v/.vhd rtl で、パラメーター REF_CLK_MMCM_IODELAY_CTRL を手動で FALSE に設定する必要があります。  

これで、既存の 200MHz の refclk 設定を保持できるようになります。

改訂履歴 :

2014/06/18 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54025 MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 N/A N/A
AR# 60846
日付 06/26/2014
ステータス アクティブ
種類 既知の問題
デバイス
IP
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