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AR# 60923

Vivado HLS のデザイン アシスタント : Vivado HLS デザイン フローについて

説明

このアンサーでは、Vivado HLS デザイン フローのさまざまな側面をカバーするアンサーをリストしています。

このアンサーには、Vivado HLS デザイン フローを理解して使用するのに役立つ情報も含まれています。

下に示すリソースでは、Vivado HLS を使用した FPGA の紹介、Vivado HLS の手順の概要、および多数のデザイン例が説明されています。


注記 : このアンサーは、ザイリンクス Vivado HLS ソリューション センター (ザイリンクス アンサー 47428) の一部です。ザイリンクス Vivado HLS ソリューション センターには、Vivado HLS に関する質問を解決するのに役立つ情報が掲載されています。

デザインを新しく作成する場合、または問題をトラブルシュートする場合は、Vivado 合成ソリューション センターから情報を入手してください。

ソリューション


Vivado HLS デザイン フロー

FGPA デザインに不慣れなソフトウェア エンジニア、および高位合成 (HLS) に不慣れな FPGA デザイン専門家の場合は、『Vivado 高位合成を使用した FPGA デザイン入門』を参照してください。このユーザー ガイドには、FPGA デバイス、HLS、およびハードウェアの C モデリングに関する背景が詳しく説明されています。

Vivado QuickTake ビデオの『Vivado 高位合成の入門ガイド』では、Vivado HLS を使用し始める方法が示されています。 Tcl インターフェイスの使用に関する詳細は、Vivado QuickTake ビデオの『Vivado HLS Tcl インターフェイスの使用』で示されています。


デザイン サンプル

『Vivado Design Suite チュートリアル : 高位合成』 (UG871) には、C コードのシミュレーションから RTL デザインの検証まで、Vivado HLS フローのあらゆる側面をカバーする 10 のチュートリアルが含まれています。

チュートリアルの演習では、Zynq デバイスのプロセッサ制御で IP ブロックを操作するためのすべての手順を含め、システムのほかの部分に Vivado HLS 出力 IP を統合する方法も示されています。デザイン ファイルの場所は、各チュートリアル演習の「チュートリアル デザインの説明」セクションに記載されています。

アプリケーション ノートの『Vivado HLS を使用した浮動小数点マトリックス乗算用の Zynq-7000 All Programmable SoC アクセラレータ』 (XAPP1170) には、XPS (Xilinx Platform Studio)、ISE、および SDK を使用して Zynq デバイスに Vivado HLS デザインをインプリメントするためのデザイン フローの詳細が記載されています。デザイン ファイルの場所は、「概要」セクションに記載されています。

アプリケーション ノートの『Vivado HLS を使用したキャリア位相リカバリ ループのインプリメント』 (XAPP1173) では、Vivado HLS を使用して通信ブロックを最適化して System Generator for DSP デザインに統合する方法が示されています。デザイン ファイルは、こちらから入手できます。

また、Vivado HLS ソフトウェアには、多数のデザインおよびコード例が用意されています。これらの例には、GUI の [Welcome] ページ、または Vivado HLS のインストール エリアにある examples ディレクトリからアクセスできます。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47428 ザイリンクス Vivado HLS ソリューション センター N/A N/A
47431 ザイリンクス Vivado HLS ソリューション センター - デザイン アシスタント N/A N/A
AR# 60923
日付 06/04/2014
ステータス アクティブ
種類 一般
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