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AR# 60927

Vivado HLS: HLS で生成した IP をシステムに統合

説明

このアンサーでは、Vivado HLS デザイン フローのさまざまな側面をカバーするリソースを紹介しています。

Vivado HLS で生成した IP をシステムに統合する際に役に立つリソースを中心に記載しています。

注記: このアンサー レコードは、ザイリンクス Vivado HLS ソリューション センター (ザイリンクス アンサー 47428) の一部です。ザイリンクス Vivado HLS ソリューション センターには、Vivado HLS ツールに関する質問を解決するのに役立つ情報が記載されています。

デザインを新しく作成する場合、または問題をトラブルシュートする場合は、Vivado 合成ソリューション センターから情報を入手してください。

ソリューション

出力形式

Vivado HLS の出力は、Vivado Design Suite、System Generator for DSP (Vivado および ISE バージョン) または Xilinx Platform Studio (XPS) で IP ブロックとして使用できます。

Vivado フローにエクスポートできるのは、Zynq および 7 シリーズのデバイスをターゲットとしたデザインのみです。

これらの IP パッケージの詳細は、『Vivado Design Suite ユーザー ガイド: 高位合成』 (UG902) の「RTL デザインのエクスポート」を参照してください。

RTL ファイルは Vivado HLS プロジェクト ディレクトリで使用可能ですが、パッケージ済み IP の形式の 1 つを使用することが推奨されます。

出力 RTL ファイルのみを使用する必要がある場合は、パッケージ済み IP ディレクトリ内からファイルを使用してください。

必要な AXI バス インターフェイスがすべて含まれていない可能性があるため、project syn、impl/verilog、または impl/vhdl フォルダー内の HDL ファイルは使用しないでください。

Vivado および IP インテグレーター フロー

Vivado HLS デザインは、IP カタログに対して IP を作成することにより Vivado Design Suite で使用できます。Vivado QuickTake ビデオ『Vivado IP カタログから使用できるように Vivado HLS IP をパッケージ化』では、Vivado IP カタログに IP をエクスポートする方法を説明しています。

Vivado HLS のチュートリアル「Using HLS IP in IP Integrator 」では、複数の Vivado HLS IP ブロックを作成して、IP インテグレーターを使用してフル システム デザインに統合する方法を説明しています。

「Using HLS IP in a Zynq Processor Design」チュートリアルでは、IP インテグレーターを使用して Zynq デザインの HLS IP を接続する方法を説明するほか、Zynq CPU 上で動作するソフトウェアと IP を統合し、SDK ソフトウェア環境でデザイン全体をデザインして ZC702 ボード上でシステムを実行する方法についても説明しています。

アプリケーション ノート 『Vivado HLS ビデオ ライブラリを使用して Zynq-7000 All Programmable SoC で OpenCV アプリケーションを高速化』 (XAPP1167、デザイン ファイルはこちらから) では、OpenCV 関数を含むデザインは Vivado および IP インテグレーターでどのように処理されるのかを説明しています。

System Generator for DSP フロー

System Generator (Vivado または ISE) 向けの IP を作成することで、System Generator for DSP に Vivado HLS デザインを組み込むことができます。

Vivado QuickTake ビデオ (「System Generator for DSP で使用する Vivado HLS ブロックを生成」および「System Generator で Vivado HLS C/C++/System C を使用」) では、IP を System Generator にエクスポートして使用する方法を説明しています。

Vivado HLS チュートリアル「System Generator for DSP での HLS IP の使用」では、Vivado HLS IP を作成して、System Generator デザインに組み込む方法を説明しています。

アプリケーション ノート 『Vivado HLS および System Generator for DSP を使用した浮動小数点 PID コントローラーの設計』 (XAPP1163) および『Vivado HLS を使用したキャリア位相リカバリ ループの実装』(XAPP1173) では、Vivado HLS と System Generator for DSP を使用して実装されたアプリケーション例を詳しく説明しています。

Xilinx Platform Studio (XPS) フロー

Pcore 形式で IP を作成することで、System Generator for DSP を使用して Xilinx Platform Studio (XPS) のデザインに Vivado HLS 出力を組み込むことが可能です。

Vivado QuickTake ビデオ「Generating Vivado HLS Pcore for use in Xilinx Platform Studio」および「Using Vivado HLS C/C++/System C based Pcores in XPS」では、XPS に IP をエクスポートして使用する ISE フローを説明しています。

XPS と ISE のフローについては、アプリケーション ノート『Vivado HLS で設計する浮動小数点行列乗算の Zynq アクセラレータ』 (XAPP1170) および『Zynq All Programmable SoC での Vivado HLS ツールを使用した Sobel フィルターのインプリメント』(XAPP890) で言及されており、Vivado HLS、XPS、および ISE を使用して実装されたアプリケーションの例を紹介しています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47428 ザイリンクス Vivado HLS ソリューション センター N/A N/A
47431 ザイリンクス Vivado HLS ソリューション センター - デザイン アシスタント N/A N/A
AR# 60927
日付 05/22/2018
ステータス アクティブ
種類 一般
デバイス
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