AR# 61087

2014.2 Vivado IP リリース ノート - すべての IP 変更ログ情報

説明

このアンサーは、Vivado 2014.2 での IP 変更をすべて 1 つにまとめたもので、Vivado Design Suite をインストールする前にすべての IP 変更をここで確認できます。

ソリューション

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32-bit Initiator/Target for PCI (7-Series) (5.0)
 * V5.0 (Rev. 4)
 * 変更なし

3GPP LTE Channel Estimator (2.0)
 * V2.0 (Rev. 5)
 * 製品名の略語が xmp から pb に変更

3GPP LTE MIMO Decoder (3.0)
 * V3.0 (Rev. 5)
 * 製品名の略語が xmp から pb に変更

3GPP LTE MIMO Encoder (4.0)
 * V4.0 (Rev. 5)
 * 製品名の略語が xmp から pb に変更

3GPP Mixed Mode Turbo Decoder (2.0)
 * V2.0 (Rev. 5)
 * 内部変更管理プロセスを改善、機能上の変更はなし

3GPP Turbo Encoder (5.0)
 * V5.0 (Rev. 4)
 * 変更なし

3GPPLTE Turbo Encoder (4.0)
 * V4.0 (Rev. 4)
 * 変更なし

64-bit Initiator/Target for PCI (7-Series) (5.0)
 * V5.0 (Rev. 4)
 * 変更なし

7 Series FPGAs Transceivers Wizard (3.3)
 * V3.3
 * 防衛グレード (XQ) の Zynq 7045 に rf900 パッケージのサポートを追加
 * 基準クロックが使用可能になるまで、CPLL/QPLL をパワーダウンにしておくロジックを追加
 * GTH/GTP の複数リセットの問題を修正
 * False パスある制約ファイルを変更 (デザイン アドバイザリ 60356)

7 Series Integrated Block for PCI Express (3.0)
 * V3.0 (Rev. 2)
 * AZynq7030 デバイス サポートの追加
 * QArtix 50t デバイス サポートの追加
 * サンプル デザインで共有ロジック (クロッキング) が選択されている場合のみ、PIPE シミュレーションおよび外部 PIPE インターフェイス サポートをイネーブル

AHB-Lite to AXI Bridge (3.0)
 * V3.0 (Rev. 1)
 * タイミング DRC のためサンプル デザインの XDC をアップデート
 * クロック生成のため Clocking Wizard を使用するようサンプル デザインをアップデート

AXI 10G-Ethernet (1.2)
 * V1.2 (Rev. 1)
 * VHDL プロジェクトでのトランシーバー リセット ロジックの問題を修正 (Verilog プロジェクトには問題なし)
 * フレーム内の早期バイト位置で訂正フィールドが変更されるよう、1 ステップ ロジックを修正。IPv UDP パケットに加え、レイヤー 2 パケットの 1 ステップ変更が可能になります。
 * タイミング クロージャを楽にするため 64 ビットの仮数部のナノ秒フィールド パイプライン ロジックを調整
 * 基本 xlconstant サブコアの最新版を使用するようアップデート、機能上の変更はなし

AXI AHBLite Bridge (3.0)
 * V3.0 (Rev. 1)
 * タイミング DRC のためサンプル デザインの XDC をアップデート

AXI APB Bridge (3.0)
 * V3.0 (Rev. 1)
 * サンプル デザインの XDC をアップデート、機能上の変更はなし

AXI BFM Cores (5.0)
 * V5.0 (Rev. 3)
 * GUI のスピードと応答を改善、機能上の変更はなし

AXI BRAM Controller (4.0)
 * V4.0 (Rev. 1)
 * タイミングを改善するため、narrow.vhd ファイルで変数 size_plus_lsb の範囲を 1 から 256 までに制限
 * 内部自動化を改善するため再パッケージ、機能上の変更はなし

AXI CAN (5.0)
 * V5.0 (Rev. 5)
 * シミュレーション ファイル セットのマッピングを修正するため再パッケージ、、機能上の変更はなし

AXI Central Direct Memory Access (4.1)
 * V4.1 (Rev. 3)
 * create_clock 制約を削除するため、サンプル デザインの XDC をアップデート
 * 機能上の変更はなし

AXI Chip2Chip Bridge (4.2)
 * V4.2 (Rev. 1)
 * サンプル デザインの IO 制約をアップデート

AXI Clock Converter (2.1)
 * V2.1 (Rev. 2)
 * 変更なし

AXI Crossbar (2.1)
 * V2.1 (Rev. 3)
 * 読み出しまたは書き込みの接続パラメーターすべてが手動上書きに設定されている場合の IP インテグレーター サポートを修正

AXI Data FIFO (2.1)
 * V2.1 (Rev. 2)
 * 変更なし

AXI Data Width Converter (2.1)
 * V2.1 (Rev. 2)
 * 変更なし

AXI DataMover (5.1)
 * V5.1 (Rev. 3)
 * Ecreate_clock 制約を削除するため、サンプル デザインの XDC をアップデート
* 機能上の変更はなし

AXI Direct Memory Access (7.1)
 * V7.1 (Rev. 3)
 * create_clock 制約を削除するため、サンプル デザインの XDC をアップデート
 * 内部自動化を改善するため再パッケージ、機能上の変更はなし
 * 機能上の変更はなし

AXI EMC (3.0)
 * V3.0 (Rev. 1)
 * wvalid スロットルに正しく応答するためコアを修正 (ザイリンクス アンサー 59967)
 * 同期メモリでの幅の狭い読み出しのパリティ計算ロジックをアップデート(ザイリンクス アンサー 60065)
 * 不正なパラメーター計算の RTL をアップデート、機能上の変更はなし
 * 可能なメモリの組み合わせをすべてサポートするためサンプル デザインをアップデート

AXI EPC (2.0)
 * V2.0 (Rev. 5)
 * タイミング DRC のためサンプル デザインの XDC をアップデート、機能上の変更はなし
 * upgrade utils ファイルのアップデート、機能上の変更はなし

AXI Ethernet (6.1)
 * V6.1 (Rev. 1)
 * 最新版の GT をサポート

AXI Ethernet Buffer (2.0)
 * V2.0 (Rev. 4)
 * 内部フローのアップデートに合わせてボード フロー コマンドをアップデート、機能上の変更はなし
 * IFG + PREAMBLE の長さの最小値に 1000MHz で 12 バイト倍に等しい値をサポート

AXI Ethernet Clocking (2.0)
 * V2.0 (Rev. 1)
 * 変更なし

AXI EthernetLite (3.0)
 * V3.0 (Rev. 1)
 * 内部自動化を改善するため再パッケージ、機能上の変更はなし
 * タイミング DRC のためサンプル デザインの XDC をアップデート
 * 内部フローのアップデートに合わせてボード フロー コマンドをアップデート、機能上の変更はなし

AXI GPIO (2.0)
 * V2.0 (Rev. 5)
 * タイミング DRC のためサンプル デザインの XDC をアップデート
 * 内部フローのアップデートに合わせてボード フロー コマンドをアップデート、機能上の変更はなし

AXI HWICAP (3.0)
 * V3.0 (Rev. 5)
 * GUI に若干の変更、機能上の変更はなし

AXI IIC (2.0)
 * V2.0 (Rev. 5)
 * タイミング DRC のためサンプル デザインの XDC をアップデート
 * 内部フローのアップデートに合わせてボード フロー コマンドをアップデート、機能上の変更はなし

AXI Interconnect (2.1)
 * V2.1 (Rev. 3)
 * インターコネクト機能には変更なし。インターコネクトのサブコアのリビジョン レベルの変更

AXI Interrupt Controller (4.1)
 * V4.1 (Rev. 1)
 * 変更なし

AXI MMU (2.1)
 * V2.1
 * 変更なし

AXI Master Burst (2.0)
 * V2.0 (Rev. 4)
 * 変更なし

AXI Master Lite (3.0)
 * V3.0 (Rev. 4)
 * 変更なし

AXI Memory Mapped To PCI Express (2.4)
 * V2.4
 * AZynq7030 デバイス サポートの追加
 * QArtix 50t デバイス サポートの追加
 * サンプル デザインで共有ロジック (クロッキング) が選択されている場合のみ、外部 PIPE インターフェイスをサポート
 * axi_aclk、axi_ctl_aclk 入力ピンを削除
 * x1gen1 の 64 ビット コンフィギュレーションでの 62.5MHz の出力クロックの IPI に関する問題を修正
 * 125MHz の基準クロック周波数のサポートを追加

AXI Memory Mapped to Stream Mapper (1.1)
 * V1.1 (Rev. 2)
 * 変更なし

AXI Performance Monitor (5.0)
 * V5.0 (Rev. 3)
 * 同じクロックでの読み出し/書き込み要求処理に関する問題を修正
 * 最小/最大の書き込み/読み出しレイテンシのレジスタがプロファイル モードで使用可能

AXI Protocol Checker (1.1)
 * V1.1 (Rev. 3)
 * デフォルトの MAX_xx_BURSTS を 2 から 8 へ変更。CAM オーバーフローのメッセージ文を改善

AXI Protocol Converter (2.1)
 * V2.1 (Rev. 2)
 * 変更なし

AXI Quad SPI (3.2)
 * V3.2 (Rev. 1)
 * GUI 関連のアップデート
 * 重複コメントを削除するため RTL を若干変更
 * 機能上の変更はなし

AXI Register Slice (2.1)
 * V2.1 (Rev. 2)
 * 変更なし

AXI TFT Controller (2.0)
 * V2.0 (Rev. 5)
 * GUI のデフォルト I2C アドレス パラメーターのツールチップをアップデート。機能上の変更はなし

AXI Timebase Watchdog Timer (2.0)
 * V2.0 (Rev. 5)
 * タイミング DRC のためサンプル デザインの XDC をアップデート、機能上の変更はなし

AXI Timer (2.0)
 * V2.0 (Rev. 5)
 * タイミング DRC のためサンプル デザインの XDC をアップデート、機能上の変更はなし

AXI Traffic Generator (2.0)
 * V2.0 (Rev. 3)
 * コードのクリーンアップ、機能上の変更ななし

AXI UART16550 (2.0)
 * V2.0 (Rev. 5)
 * サンプル デザインの XDC をアップデート

AXI USB2 Device (5.0)
 * V5.0 (Rev. 3)
 * サンプル デザインの XDC 制約をアップデート、機能上の変更はなし

AXI Uartlite (2.0)
 * V2.0 (Rev. 5)
 * サンプル デザインの XDC をアップデート
 * 若干の GUI アップデート、機能上の変更はなし

AXI Video Direct Memory Access (6.2)
 * V6.2 (Rev. 1)
 * タイミング DRC のためサンプル デザインの XDC をアップデート

AXI Virtual FIFO Controller (2.0)
 * V2.0 (Rev. 5)
 * 内部自動化を改善するため再パッケージ、機能上の変更はなし

AXI-Stream FIFO (4.0)
 * V4.0 (Rev. 5)
 * 内部自動化を改善するため再パッケージ、機能上の変更はなし

AXI4-Stream Accelerator Adapter (2.1)
 * V2.1 (Rev. 1)
 * GUI のスピードと反応を改善
 * 入力/出力引数に関係なく、入出力スカラーを選択

AXI4-Stream Broadcaster (1.1)
 * V1.1 (Rev. 2)
 * 変更なし

AXI4-Stream Clock Converter (1.1)
 * V1.1 (Rev. 3)
 * FIFO Generator v12.0 へアップデート

AXI4-Stream Combiner (1.1)
 * V1.1 (Rev. 2)
 * 変更なし

AXI4-Stream Data FIFO (1.1)
 * V1.1 (Rev. 3)
 * FIFO Generator v12.0 へアップデート

AXI4-Stream Data Width Converter (1.1)
 * V1.1 (Rev. 2)
 * 変更なし

AXI4-Stream Interconnect (2.1)
 * V2.1 (Rev. 3)
 * ARB_ON_TLAST パラメーターの処理を改善

AXI4-Stream Protocol Checker (1.1)
 * V1.1 (Rev. 2)
 * 変更なし

AXI4-Stream Register Slice (1.1)
 * V1.1 (Rev. 2)
 * 変更なし

AXI4-Stream Subset Converter (1.1)
 * V1.1 (Rev. 2)
 * 変更なし

AXI4-Stream Switch (1.1)
 * V1.1 (Rev. 3)
 * 最新版の IP パッケージャーで再パッケージ、機能上の変更はなし

AXI4-Stream to Video Out (3.0)
 * V3.0 (Rev. 4)
 * 変更なし

Accumulator (12.0)
 * V12.0 (Rev. 4)
 * 変更なし

Adder/Subtracter (12.0)
 * V12.0 (Rev. 4)
 * 変更なし

Asynchronous Sample Rate Converter (2.0)
 * V2.0 (Rev. 3)
 * 変更なし

Aurora 64B66B (9.2)
 * バージョン 9.2 (Rev. 1)
 * UltraScale GT Wizard バージョン アップグレード
 * シンプレックス デザインで、読み出しモードで xil_defaultlib/_info ファイルを開くときのエラーを修正
 * 7 シリーズ GTH デザインで PMA_RSV 属性設定のアップデート
 * UltraScale デバイス ベースのデザインでのホールド タイミング違反を修正
 * UltraScale デザインのクロッキング コアで抜けていたシンクロナイザーを追加
 * UltraScale デザインで、GT_DIRECTION を BOTH、TX_ENABLE & RX_ENABLE を TRUE に設定

Aurora 8B10B (10.2)
 * バージョン 10.2 (Rev. 1)
 * UltraScale GT Wizard バージョンを変更
 * XQ7Z045 RF900 デバイスのサポートを追加
 * UltraScale デバイス ベースのデザインでのホールド タイミング違反を修正
 * 4 バイト モードで 13 レーン以上の場合のチャネル ボンディング レベル ロジックをアップデート
 * トランシーバー デバッグ ポートで GTX デバイスの gt0_dmonitorout_out ポート幅を修正
 * サンプル デザインでフリーランニング INIT CLK を VIO コアに接続
 * VHDL デザインの CRC モジュールのラッチ推論問題を修正
 * UltraScale デバイスで 16-GT (GTHE3_CHANNEL) の CLK_COR_MIN_LAT および CLK_COR_MAX_LAT の値をアップデート

Binary Counter (12.0)
 * V12.0 (Rev. 4)
 * 変更なし

Block Memory Generator (8.2)
 * V8.2 (Rev. 1)
 * ブロック メモリ ジェネレーターの GUI の 1 ページ目でバイト ライト イネーブルの GUI ツールチップをアップデート

CIC Compiler (4.0)
 * V4.0 (Rev. 4)
 * 変更なし

CORDIC (6.0)
 * V6.0 (Rev. 4)
 * 変更なし

CPRI (8.2)
 * V8.2 (Rev. 1)
 * UltraScale GT ウィザード V1.3 を使用するようアップデート
 * IPI でコアの統合を簡単にするため、クワッド PLL およびアライメントのインターフェイスを変更

Chroma Resampler (4.0)
 * V4.0 (Rev. 4)
 * 変更なし

Clocking Wizard (5.1)
 * V5.1 (Rev. 3)
 * PG065 にあわせるため、AXI4-Lite インターフェイスのロック ステータス レジスタ アドレスおよびビット マッピングをアップデート

Color Correction Matrix (6.0)
 * V6.0 (Rev. 5)
 * CLIP パラメーターの GUI のデフォルト値を修正

Color Filter Array Interpolation (7.0)
 * V7.0 (Rev. 4)
 * 変更なし

Complex Multiplier (6.0)
 * V6.0 (Rev. 5)
 * DSP48E2 のコンポーネント文を削除、機能上の変更はなし

Convolution Encoder (9.0)
 * V9.0 (Rev. 4)
 * 変更なし

DDS Compiler (6.0)
 * V6.0 (Rev. 5)
 * 新規、高速デバイスで DDS_Clock_Rate の最大値 (550MHz) によりデザインに制限が生じる可能性がある。この制限を回避するには、パラメーター入力をハードウェア パラメーターに設定。

DSP48 Macro (3.0)
 * V3.0 (Rev. 6)
 * 命令が内部 ALUMODE を 0010 または 0001 に設定する場合、デバイスのみのインプリメンテーション (use_dsp48=false) に対する carrycascout 出力の動作に関する問題を修正

DUC/DDC Compiler (3.0)
 * V3.0 (Rev. 4)
 * 変更なし

Discrete Fourier Transform (4.0)
 * V4.0 (Rev. 4)
 * 変更なし

DisplayPort (4.2)
 * V4.2 (Rev. 2)
 * rx_interrupt モジュールで sync_cell インスタンシエーションを修正

Distributed Memory Generator (8.0)
 * V8.0 (Rev. 5)
 * 内部自動化を改善するため再パッケージ、機能上の変更はなし

Divider Generator (5.1)
 * V5.1 (Rev. 3)
 * 低レイテンシのシリアル ドライバーがシミュレートされたときに間違ってトリガーされた不要なアサートをディスエーブル。機能上の変更はなし。

ECC (2.0)
 * V2.0 (Rev. 5)
 * 内部自動化を改善するため再パッケージ、機能上の変更はなし

Ethernet 1000BASE-X PCS/PMA or SGMII (14.2)
 * V14.2 (Rev. 1)
 * gtwizard_ultrascale を v1_3 にアップグレード
 * ツール動作の変更に伴い、制約を若干変更
 * 7 シリーズ トランシーバー リセット FSM での未使用のシンクロナイザーの削除および修正

Ethernet PHY MII to Reduced MII (2.0)
 * V2.0 (Rev. 5)
 * クロックが安定しているときにリセットを出力するよう、サンプル デザインをアップデート

FIFO Generator (12.0)
 * V12.0 (Rev. 1)
 * 内部自動化を改善するため再パッケージ、機能上の変更はなし

FIR Compiler (7.1)
 * V7.1 (Rev. 4)
 * DSP48E2 のコンポーネント文を削除、機能上の変更はなし
 * 内部変更管理プロセスを改善、機能上の変更はなし

Fast Fourier Transform (9.0)
 * V9.0 (Rev. 4)
 * 変更なし

Fixed Interval Timer (2.0)
 * V2.0 (Rev. 4)
 * ソース コードのコメントからリビジョン管理タグを削除、機能上の変更はなし

Floating-point (7.0)
 * V7.0 (Rev. 5)
 * パイプラインがいっぱいで、M_AXIS_RESULT_TVALID が Low のとき、ビヘイビアー シミュレーションで X が出力されるのを避けるため、指数演算子で信号にデフォルト値を追加。機能上の変更はなし。
 * DSP48E2 のコンポーネント文を削除、機能上の変更はなし。
 * 内部変更管理プロセスを改善、機能上の変更はなし

G.709 FEC Encoder/Decoder (2.1)
 * V2.1 (Rev. 2)
 * すべてのシミュレータに対し、デモ用テストベンチのエラー レポート機能を標準化

G.975.1 EFEC I.4 Encoder/Decoder (1.0)
 * V1.0 (Rev. 5)
 * ビヘイビアー シミュレーションと合成後のシミュレーションとの間の不一致を解決するため、RAMB18SDP のインスタンシエーションを RAMB18E1 に変更

G.975.1 EFEC I.7 Encoder/Decoder (2.0)
 * V2.0 (Rev. 5)
 * デモ用テストベンチを VHDL のテストベンチ ファイルグループに入れるため、IP を再パッケージ。機能上の変更はなし。

Gamma Correction (7.0)
 * V7.0 (Rev. 5)
 * AXI4-Lite インターフェイスのデフォルト設定をオンからオフに変更。既存の IP インスタンスは変更されない。

Gmii to Rgmii (3.0)
 * V3.0 (Rev. 2)
 * 防衛およびオートモーティブ グレードの Zynq デバイスのサポート

High Speed SelectIO Wizard (1.0)
 * V1.0 (Rev. 1)
 * CRTL_CLK INTERNAL を削除

IBERT 7 Series GTH (3.0)
 * V3.0 (Rev. 5)
 * IBERT IP でのタイミング DRC 違反を修正、CDC パスにダブル シンクロナイザーがあるレジスタに ASYNC_REG プロパティを追加

IBERT 7 Series GTP (3.0)
 * V3.0 (Rev. 5)
 * QArtix7 ファミリの新規デバイス サポートを追加
 * パッケージ cs325 fg484 を追加
 * IBERT IP でのタイミング DRC 違反を修正、CDC パスにダブル シンクロナイザーがあるレジスタに ASYNC_REG プロパティを追加
 * 配置プログラムの問題を修正するため、合成設定の controlset しきい値を、50t、35t、および 100t デバイスに対し 100 に変更

IBERT 7 Series GTX (3.0)
 * V3.0 (Rev. 5)
 * 新しい Zynq オートモーティブおよび防衛グレードのパーツのデバイス サポートを追加
 * IBERT IP でのタイミング DRC 違反を修正、CDC パスにダブル シンクロナイザーがあるレジスタに ASYNC_REG プロパティを追加

IBERT 7 Series GTZ (3.1)
 * V3.1 (Rev. 3)
 * 内部 HDL の変更、機能上の変更はなし
 * IBERT IP でのタイミング DRC 違反を修正、CDC パスにダブル シンクロナイザーがあるレジスタに ASYNC_REG プロパティを追加

IBERT Ultrascale GTH (1.0)
 * V1.0 (Rev. 1)
 * 新規デバイス サポートを追加
 * GT ウィザード サブコアの参照をアップデート

ILA (Integrated Logic Analyzer) (4.0)
 * V4.0 (Rev. 1)
 * IBERT IP でのタイミング DRC 違反を修正、CDC パスにダブル シンクロナイザーがあるレジスタに ASYNC_REG プロパティを追加
 * アドバンス トリガー モードで ILA を使用したときの第 1 段の再実行の問題を修正
 * AXI4LITE プロトコルを選択している場合、AXI モードを使用しているときに表示される未使用ポートの数を低減

IOModule (2.2)
 * V2.2 (Rev. 2)
 * ソース コードのコメントからリビジョン管理タグを削除、機能上の変更はなし

Image Enhancement (8.0)
 * V8.0 (Rev. 4)
 * AXI4-Lite インターフェイスを介して列数を変更すると、コア内で正しくアップデートされるように変更

Interleaver/De-interleaver (8.0)
 * V8.0 (Rev. 4)
 * 変更なし

JESD204 (5.2)
 * V5.2 (Rev. 1)
 * ZYNQ-7000 XC7Z015 サポートの追加 (各パーツ/パッケージで使用可能な GTP の最大数については DS190 を参照)
* UltraScale GT ウィザード V1.3 を使用するようアップデート
* 7 シリーズ GT ウィザード V3.3 を使用するようアップデート
 * GUI のスピードと反応を向上、機能上の変更はなし
 * 自動アップグレードに関する問題を修正 (ザイリンクス アンサー 60386)
 * マルチレーン コア デザインの UltraScale GT Wrapper DRPCLK クロック接続を修正 (ザイリンクス アンサー 60387)
 * GTXE2 トランシーバーをターゲットにした場合の、transcevier_debug バス インターフェイスに gt_dmonitorout ポートが表示されないという GUI シンボルに関する問題を修正
 * gt_drpaddr ポートの幅が DRP バスで 16 になっている GUI シンボルに関する問題を修正

JTAG to AXI Master (1.0)
 * V1.0 (Rev. 3)
 * シミュレーション ソースに jtag_axi_v1_0_jtag_axi_sim.v ファイルを追加

LMB BRAM Controller (4.0)
 * V4.0 (Rev. 4)
 * ソース コードのコメントからリビジョン管理タグを削除、機能上の変更はなし

LTE DL Channel Encoder (3.0)
 * V3.0 (Rev. 5)
 * 製品名の略語が xmp から pb に変更

LTE Fast Fourier Transform (2.0)
 * V2.0 (Rev. 5)
 * 製品名の略語が xmp から pb に変更

LTE PUCCH Receiver (2.0)
 * V2.0 (Rev. 5)
 * 製品名の略語が xmp から pb に変更

LTE RACH Detector (2.0)
 * V2.0 (Rev. 5)
 * 製品名の略語が xmp から pb に変更

LTE UL Channel Decoder (4.0)
 * V4.0 (Rev. 5)
 * 内部変更管理プロセスを改善、機能上の変更はなし

Local Memory Bus (LMB) 1.0 (3.0)
 * V3.0 (Rev. 4)
 * ソース コードのコメントからリビジョン管理タグを削除、機能上の変更はなし

Mailbox (2.1)
 * V2.1 (Rev. 1)
 * ソース コードのコメントからリビジョン管理タグを削除、機能上の変更はなし

Memory Interface Generator (MIG 7 Series) (2.1)
 * V2.1
 * DDR3 クロッキングおよび読み出しパス キャリブレーションのアップデート。詳細はザイリンクス アンサー 60687 を参照
 * Artix-7Q(xq7a50t-cs325、xq7a50t-fg484) および XAZynq (xa7z030-fbg484) デバイスを追加

Memory Interface Generator (MIG) (5.0)
 * V5.0 (Rev. 1)
 * DDR3 および DDR4 インターフェイスでの UDIMM および SODIMM のサポート
 * RLDRAM3 X18 メモリ デバイス サポート
 * QDRIIP BL2 X36 メモリ デバイス サポート
 * DDR4 内部 VREF の選択解除ができてしまう GUI の問題を修正。詳細は (ザイリンクス アンサー 60322) を参照
 * DDR3/DDR4 デザインの dbg_clk 接続の問題を修正。  詳細は (ザイリンクス アンサー 59948) を参照

MicroBlaze (9.3)
 * V9.3 (Rev. 1)
 * 内部変更管理プロセスを改善、機能上の変更はなし

MicroBlaze Debug Module (MDM) (3.1)
 * V3.1 (Rev. 1)
 * ソース コードのコメントからリビジョン管理タグを削除、機能上の変更はなし

MicroBlaze MCS (2.2)
 * V2.2 (Rev. 1)
 * ソース コードのコメントからリビジョン管理タグを削除、機能上の変更はなし

Multiplier (12.0)
 * V12.0 (Rev. 5)
 * DSP48E2 のコンポーネント文を削除、機能上の変更はなし

Multiply Adder (3.0)
 * V3.0 (Rev. 4)
 * 変更なし

Mutex (2.1)
 * V2.1 (Rev. 1)
 * ソース コードのコメントからリビジョン管理タグを削除、機能上の変更はなし

Peak Cancellation Crest Factor Reduction (5.0)
 * V5.0 (Rev. 2)
 * 7 シリーズと UltraScale デバイスの両方で機能するように、すべての BRAM を READ_FIRST から WRITE_FIRST モードへ変換するための制約ファイルでの set_property をアップデート
 * VHDL テストベンチ ファイルグループにデモ用テストベンチを含めるよう IP を再パッケージ、機能上の変更はなし

Processor System Reset (5.0)
 * V5.0 (Rev. 5)
 * IP インテグレーターのサポートを改善
 * ボード フロー関連のアップデート、機能上の変更はなし

QSGMII (3.2)
 * V3.2 (Rev. 1)
 * UltraScale ウィザードを 1.3 にアップデート

RAM-based Shift Register (12.0)
 * V12.0 (Rev. 4)
 * 変更なし

RGB to YCrCb Color-Space Converter (7.1)
 * V7.1 (Rev. 2)
 * 変更なし

RXAUI (4.2)
 * V4.2 (Rev. 1)
 * Z-7015 デバイスのサポートを追加
 * 最新版の GT UltraScale ウィザードを使用するようアップデート
 * GTHE2 および GTXE2 トランシーバーをターゲットにした場合の、transcevier_debug バス インターフェイスに gt_dmonitorout ポートが表示されないという GUI シンボルに関する問題を修正

Reed-Solomon Decoder (9.0)
 * V9.0 (Rev. 5)
 * 停止パターンを使用するとき、予期数のエラーがデータ ブロックにあるようにするため、デモ用テストベンチを変更。合成 HDL への機能上の変更はなし。

Reed-Solomon Encoder (9.0)
 * V9.0 (Rev. 4)
 * 変更はなし

S/PDIF (2.0)
 * V2.0 (Rev. 5)
 * タイミング DRC のためサンプル デザインの XDC をアップデート、機能上の変更はなし

SMPTE 2022-1/2 Video over IP Receiver (1.0)
 * V1.0 (Rev. 3)
 * rvalid がディアサートされたときペイロードの破損を招く AXI-MM 読み出しエラーを修正

SMPTE 2022-1/2 Video over IP Transmitter (1.0)
 * V1.0 (Rev. 3)
 * セカンダリ VLAN タグ値が 0 のままになってしまう問題を修正
 * FEC_CONFIG レジスタのビット 0 が 1 に設定されているときの非ブロック アライン FEC をコアが生成しない問題を修正
 * AXIS MAC インターフェイスからの押し戻しのコアの処理方法を変更。プライマリまたはセカンダリ リンクの押し戻しは、システムの転送ストリーム入力インターフェイスへ伝播

SMPTE SD/HD/3G-SDI (3.0)
 * V3.0 (Rev. 1)
 * 変更なし

SMPTE2022-5/6 Video over IP Receiver (3.0)
 * V3.0 (Rev. 5)
 * rvalid がディアサートされたときペイロードの破損を招く AXI-MM 読み出しエラーを修正
 * フィルタリング チャネルのデスティネーション IP を追加し、firewall_sel ビットを 2 から 3 に変更 (レジスタ 0x110 ビット 2)

SMPTE2022-5/6 Video over IP Transmitter (3.0)
 * V3.0 (Rev. 4)
 * 変更なし

SPI-4.2 (13.0)
 * V13.0 (Rev. 4)
 * 変更なし

SelectIO Interface Wizard (5.1)
 * V5.1 (Rev. 2)
 * 内部自動化を改善するため再パッケージ、機能上の変更はなし
 * MMCME2 COMPENSATION = BUF_IN のサンプル デザインをアップデート

Serial RapidIO Gen2 (3.1)
 * V3.1 (Rev. 2)
 * Artix7、Kintex7、Virtex7 デバイス専用の XDC ファイルのプルアップ設定が原因で発生する、sys_rst ポートの VHDL ネットリスト エラーを修正。機能上の変更はなし
 * ooc.xdc に記述されているクロック制約が間違って生成されているために発生するクリティカル警告を修正、機能上の変更はなし

Soft Error Mitigation (4.1)
 * V4.1 (Rev. 1)
 * (ザイリンクス アンサー 60056) で説明されている問題を修正。Makedata.tcl が間違ってシミュレーション ソース ファイルとして表示されることはありません。
 * (ザイリンクス アンサー 60058) で説明されている問題を修正。xc7a75t、xc7z030、xc7z015 のサポートをプリプロダクションからプロダクションへ変更
 * 新しい xq7a50t デバイスはこのバージョンの IP ではサポートされていません。

System Cache (3.0)
 * V3.0 (Rev. 5)
 * サードパーティ シミュレータをサポートするためコードを変更、機能上の変更はなし
 * ソース コードのコメントからリビジョン管理タグを削除、機能上の変更はなし

System Management Wizard (1.1)
 * V1.1
 * UltraScale SSI デバイスのサポート
 * SSI デバイスの DRP インターフェイス用に、オプションの sysmon_slave_sel ポートを追加
 * 入力 s_axi_araddr および s_axi_awaddr のサイズを 11 から 13 に変更。前にリリースされているコアからアップグレードする場合は、これを正しくインスタンシエートするため、デザインをアップデートしてください。
 * 前にリリースされているコアから、外部マルチプレクサ モードがイネーブルになっているデザインをアップグレードする場合、選択されているマルチプレクサ チャネル以外の vauxp/vauxn ポートは使用できません。デザインをアップデートする必要があります。

Ten Gigabit Ethernet MAC (13.1)
 * V13.1 (Rev. 1)
 * ワンショットと XON/XOFF が同じ優先順位になっている場合の送信側の優先順位フロー制御の使用に関する問題を修正

Ten Gigabit Ethernet PCS/PMA (10GBASE-R/KR) (4.1)
 * V4.1 (Rev. 2)
 * 最新版の GT UltraScale ウィザードにアップグレード
 * GTHE2 トランシーバーをターゲットにした場合の、transcevier_debug バス インターフェイスに gt0_dmonitorout ポートが表示されないという GUI シンボルに関する問題を修正
 * GUI が最初に開いたときの Vivado メッセージ ウィンドウにエラーを発生させていた、コアの GUI カスタマイズ コードの問題を修正

Test Pattern Generator (6.0)
 * V6.0 (Rev. 1)
 * 設定された時間が過ぎるとコアがタイムアウトすることに関する問題を修正、機能上の変更はなし

Timer Sync 1588 (1.2)
 * V1.2
 * 変更なし

Tri Mode Ethernet MAC (8.2)
 * V8.2 (Rev. 1)
 * ソース レジスタ bus2ip_addr_int_reg の名前が合成後に bus2ip_int_reg_rep に変更さてしまうケースでのクリティカル警告を修正するため、<compname>_clocks XDC ファイルで bus2ip_addr_int_reg から gtx_clk までのパスの False パス制約をアップデート

UltraScale FPGAs Transceivers Wizard (1.3)
 * V1.3
 * 新しいトランシーバー コンフィギュレーション プリセット オプションをいくつか追加
 * GTY トランシーバーを使用するコンフィギュレーションの合成およびインプリメンテーションをイネーブル
 * 警告数および重複を抑えるため、XDC ファイルのタイミング制約およびそのロケーションを調整
 * RXCDRLOCK がアサートされないことが原因で RX データパスのリセット シーケンスが停止する可能性を避けるため、リセット コントローラー ヘルパー ブロックに、CDR ロック タイムアウト カウンターを追加
 * パラメーターをアップデートして GTH トランシーバーのパフォーマンスを改善
 * 160 ビットの RX ユーザー データ幅を使用するよう設定された GTY トランシーバーのみに影響する、ユーザー データ幅調整ヘルパー ブロックの受信モジュールの接続に関する問題を修正
 * ウィザードの GUI と、一部の UltraScale アーキテクチャのデータシートにある値によって制限される周波数/レートに関して、若干の間違いがあったのを修正
 * バッファー バイパス コントローラーのヘルパー ブロックが正しくリセット動作を実行するよう、サンプル デザインにロジックを追加

UltrasSale FPGA Gen3 Integrated Block for PCI Express (3.0)
 * V3.0 (Rev. 1)
 * x0y0 pcie でないブロックでのタイミング違反を修正
 * KintexU デバイスの xcku100 および xcku115 のサポートを追加
 * VirtexU デバイスの xcvu080 および xcvu125 のサポートを追加
 * パラメーター pf0_rbar_capability および pf1_rbar_capability をディスエーブル

VIO (Virtual Input/Output) (3.0)
 * V3.0 (Rev. 3)
 * 制約定義を簡素化
 * 分配 RAM の使用を改善

Video Deinterlacer (4.0)
 * V4.0 (Rev. 5)
 * (ザイリンクス アンサー 60171) で説明されているコンフィギュレーション GUI の問題を修正

Video In to AXI4-Stream (3.0)
 * V3.0 (Rev. 4)
 * 変更なし

Video On Screen Display (6.0)
 * V6.0 (Rev. 5)
 * モジュールの XDC ファイルで新しい TCL コマンド サポートを追加

Video Scaler (8.1)
 * V8.1 (Rev. 3)
 * 変更なし

Video Timing Controller (6.1)
 * V6.1 (Rev. 2)
 * 内部変更管理プロセスを改善、機能上の変更はなし

Virtex-7 FPGA Gen3 Integrated Block for PCI Express (3.0)
 * V3.0 (Rev. 2)
 * ルール準拠のため module _force_adapt.v を追加

Viterbi Decoder (9.0)
 * V9.0 (Rev. 5)
 * 内部変更管理プロセスを改善、機能上の変更はなし

XADC Wizard (3.0)
 * V3.0 (Rev. 4)
 * シーケンサー モードの INIT_48 の VCCBRAM チャネルのオン/オフに関する問題を修正

XAUI (12.1)
 * V12.1 (Rev. 2)
 * 最新版の GT UltraScale ウィザードを使用するようアップデート
 * GTHE2 および GTXE2 トランシーバーをターゲットにした場合の、transcevier_debug バス インターフェイスに gt_dmonitorout ポートが表示されないという GUI シンボルに関する問題を修正

YCrCb to RGB Color-Space Converter (7.1)
 * V7.1 (Rev. 2)
 * 変更なし

ZYNQ7 Processing System (5.4)
 * V5.4 (Rev. 1)
 * リセット ピン (USB、I2C およびイーサネット) 用の極性機能を追加
 * プロセッサに IP タイプを追加
 * LPDDR2 が停止する問題を修正

ZYNQ7 Processing System BFM (2.0)
 * V2.0 (Rev. 3)
 * メモリへのバックドア読み出し実行に役立つ新しい API を追加 (OCM および DDR)

interrupt_controller (3.0)
 * V3.0 (Rev. 1)
 * 変更なし

proc_common (4.0)
 * V4.0 (Rev. 1)
 * DONT_TOUCH 属性を使用せずに FDR を使用するため CDC モジュールをアップデート
* 機能上の変更はなし

AR# 61087
日付 06/23/2014
ステータス アーカイブ
種類 リリース ノート