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AR# 61229

Aurora 64B66B/Aurora 8B10B - Ultrascale GTH - CPLL デュプレックス デザインで lane_up/channel_up がハードウェアでアサートされない

説明

Aurora 64B66B/Aurora 8B10B デザインを CPLL コンフィギュレーションで作成すると、INIT_CLK 周波数は 6.25MHz から Aurora 64B66B では line_rate/64 または 200MHz までの低い方、Aurora 8B10B では line_rate/<internal datapath width> または 200MHz の低い方までに設定できます。

INIT_CLK の周波数を上記の範囲外に設定すると、ボードで lane_up/channel_up が High にアサートされません。

ソリューション

この問題を解決するには、IP フォルダーの <user_component_name>_gt/synth/<user_component_name>_gt.v ファイルで C_FREERUN_FREQUENCY パラメーターを正確な周波数に変更します。


改訂履歴 :
2014/06/23 - 初版
AR# 61229
日付 06/23/2014
ステータス アクティブ
種類 一般
デバイス
IP
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