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AR# 61474

LogiCORE IP SMPTE SD/HD/3G-SDI (SMPTE SDI) v3.0 - XAPP592 v2.0 のコードで 7 Series FGPAs Transceiver Wizard v3.3 を使用すると SMPTE SDI コアの動作が停止する

説明

XAPP592 v2.0 のコードで 7 Series FGPAs Transceiver Wizard v3.3 を使用すると SMPTE SDI コアの動作が停止する理由を教えてください。

ソリューション

Vivado 2014.2 に同梱されている 7 Series FPGAs Transceivers Wizard のバージョン 3.3 以降では、ウィザードによって生成される下位 GTX ラッパーに追加ロジックが含まれます。

このロジックにより、基準クロック分配を介して CPLL へと伝搬する時間が CPLL に供給された基準クロックにできるまで、CPLL はパワー ダウン モードに維持されます。

結果として、基準クロックが CPLL に達していない場合に電源投入すると CPLL が原因で CPLL 電源レールに発生するスパイクを防ぐことができます。

基準クロックが CPLL に達するための伝搬時間は、約 1ms です。

CPLL 電源レールの電流スパイクに関する問題の詳細は、(ザイリンクス アンサー 59294) を参照してください。
 
 
GT ウィザードでは、CPLL 基準クロックとして gtrefclk0_in を使用するという仮定に基づいて、このコードが常に生成されます。

ところが、別の基準クロックが CPLL に供給されると、このコードの目的にそぐわなくなります。 

別の基準クロックが使用されており、gtrefclk0_in に有効なクロックが適用されていない場合、CPLL は恒久的にパワー ダウン状態になります。
 

『Kintex-7 GTX トランシーバーを使用した SMPTE SDI インターフェイスのインプリメンテーション』 (XAPP592) に記述されているような GTX ラッパーが生成されたら、このコード セグメントで適切な基準クロックを使用するように最下位 GTX ラッパー (SDI によって使用されるラッパー) を手動で編集する必要があります。
 
このアプリケーション ノートで提供されている両方の SDI デモでは、CPLL 基準クロックとして gtrefclk1_in が使用されています。

これらのデモ用に提供されている k7gtx_sdi_wrapper_gt.v ファイルは、この CPLL パワー ダウン コードで gtrefclk1_in を使用するように編集済みです。

詳細は、XAPP592 readme.txt ファイルを参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54531 LogiCORE IP SMPTE SD/HD/3G-SDI (SMPTE SDI) - Vivado 2013.1 以降のバージョンでのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
59294 GT ウィザードのデザイン アドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する N/A N/A
AR# 61474
日付 10/08/2014
ステータス アクティブ
種類 一般
IP
  • SMPTE SD/HD/3G-SDI
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