AR# 61491

AXI Bridge for PCI Express v2.4 - リンク幅が x1 よりも大きいコアを生成すると、コンフィギュレーションによっては、サンプル デザインのシミュレーションが常に x1 にトレイン ダウンする

説明

問題の発生したバージョン : v2.4
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 54646) を参照

リンク幅が x1 よりも大きい AXI Bridge for PCI Express v2.4 コアを生成すると、コンフィギュレーションによっては、サンプル デザインのシミュレーションが常に x1 にトレイン ダウンします。

ソリューション

これは既知の問題であり、今後のコアのリリースで修正される予定です。 

この問題を回避するには、ルート ポートの pcie_7x_0_core_top.v ファイルで次の変更を加えます。

- パラメーター LTSSM_MAX_LINK_WIDTH を 4 に変更

- パラメーター USER_CLK_FREQ を 2 に変更    (x4 GEN1 の場合)
                      USER_CLK_FREQ を 3 に変更   (x4 GEN2 の場合)

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴 :
2014/15/07 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54646 AXI Bridge for PCI Express - Release Notes and Known Issues for Vivado 2013.1 and newer tool versions N/A N/A
AR# 61491
日付 07/14/2014
ステータス アクティブ
種類 既知の問題
IP