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AR# 61598

Kintex UltraScale FPGA のデザイン アドバイザリのマスター アンサー

説明

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響を与える問題に対して作成され、ザイリンクス アラート通知システムに含められます。

このデザイン アドバイザリでは、Kintex UltraScale FPGA および Kintex UltraScale FPGA デザインに影響する問題をリストします。

ソリューション

2017 年 6 月 19 日のデザイン アドバイザリ

2017/06/13(Xilinx Answer 69152)デザイン アドバイザリ - コンポーネント モード プリミティブを使用した場合 (IOBUF を IOB=TRUE の IDDRE1、ISERDESE3、ODDRE1、OSERDESE3、または FDCE/FDPE/FDRE/FDSE と共に使用) に発生する双方向ロジックの問題を修正する Vivado 2017.1 用パッチ

2017 年 4 月 17 日のデザイン アドバイザリ

2017/04/17(Xilinx Answer 69034)7 シリーズ、UltraScale、および UltraScale+ のデザイン アドバイザリ - 2016.3 より前のバージョンの Vivado に差動 I/O 規格のフライト タイム遅延が含まれていない


2017 年 4 月 10 日のデザイン アドバイザリ

2017/04/10(Xilinx Answer 68832)Vivado 2016.4 (およびそれ以前) を使用した UltraScale FPGA、UltraScale+ FPGA、および Zynq UltraScale+ MPSoC eFUSE プログラミングに関するデザイン アドバイザリ


2016 年 12 月 26 日のデザイン アドバイザリ

2016/12/26(Xilinx Answer 68169)Kintex UltraScale FPGA および Virtex UltraScale FPGA のデザイン アドバイザリ - 新しいバージョンの最小プロダクション スピード仕様 (スピード ファイル) をすべてのデザインで使用する必要がある

2016 年 12 月 19 日のデザイン アドバイザリ

12/19/2016(Xilinx Answer 67645)7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限

2016 年 11 月 1 日のデザイン アドバイザリ

2016/11/01(Xilinx Answer 68006)2016.1 および 2016.2 ザイリンクス デザイン ツール (Vivado、SDAccel、SDSoC) の write_bitstream に関するデザイン アドバイザリ - マルチスレッドが原因でコンフィギュレーション メモリ セルが不正に設定される可能性がある

 

 

2015 年 12 月 21 日のデザイン アドバイザリ

2015/12/21(Xilinx Answer 65792)UltraScale RSA 認証のデザイン アドバイザリ - RSA 認証を使用する UltraScale デバイスでコンフィギュレーション インターフェイスの幅が狭いとビットストリーム認証エラーが発生する

 

2015 年 11 月 30 日のデザイン アドバイザリ

2015/11/30(Xilinx Answer 65998)デザイン アドバイザリ - システム モニターおよび PCI Express : I2C_SDA、I2C_SCL、PERSTN0、または PERSTN1 I/O ピンのピン電圧レベルが予測される値より低い

2015 年 10 月 19 日のデザイン アドバイザリ

2015/10/19(Xilinx Answer 65710)Kintex UltraScale スピード ファイルのデザイン アドバイザリ - KU095 用にリリースされた -3 スピード ファイルについて

2015 年 7 月 6 日のデザイン アドバイザリ

2015/07/06(Xilinx Answer 64838)UltraScale FPGA Transceivers Wizard のデザイン アドバイザリ - Vivado 2015.2 での GTH プロダクションのアップデート

 

2015 年 5 月 4 日のデザイン アドバイザリ


2015/05/04(Xilinx Answer 64347)UltraScale スピード仕様 - 2015.1 プロダクション スピード仕様の変更点

 

2015 年 3 月 2 日のデザイン アドバイザリ


2015/03/09(Xilinx Answer 63698)UltraScale Kintex FPGA スピード ファイルのデザイン アドバイザリ - ILA コアを使用したときに示されるホールド違反は無視可能

2014 年 12 月 1 日のデザイン アドバイザリ

 


2014/12/01 (Xilinx Answer 62870)Virtex UltraScale デバイスおよび Kintex UltraScale デバイスのパッケージ変更に関するデザイン アドバイザリ

 

2014 年 11 月 10 日のデザイン アドバイザリ


2014/11/10(Xilinx Answer 62631)Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない


2014 年 10 月 13 日のデザイン アドバイザリ

2014/10/13(Xilinx Answer 62157)MIG UltraScale QDRII+ のデザイン アドバイザリ - I/O Planner でピン配置 DRC 違反が検出されない

2014 年 7 月 28 日のデザイン アドバイザリ

2014/04/28(Xilinx Answer 61611)Kintex UltraScale ASCII パッケージ ファイルのアップデートに関するデザイン アドバイザリ


改訂履歴

2015/07/06アンサー 64838 を追加
2014/10/13アンサー 62157 を追加

アンサー レコード リファレンス

サブアンサー レコード

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34904 ザイリンクス コンフィギュレーション ソリューション センター N/A N/A
AR# 61598
日付 07/20/2017
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
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