UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 61624

2014.2 - Vivado IP インテグレーター - AC701 ボードの MIG 向けボード オートメーションで不正な sys_clk ピンが選択される

説明

MIG IP を含む IP インテグレーター デザインでボード オートメーション フローを選択すると、ボードで不正な sys_clk ピンが選択される可能性があります。

この問題を修正するにはどうすればよいですか。

ソリューション

この問題を回避するには、ブロック オートメーションを一度実行します。その後、MIG IP を再度カスタマイズします。

カスタマイズ GUI で、sys_clk ピンを N3/N2 ではなく R3/P3 に割り当てます。

 

AR# 61624
日付 07/28/2014
ステータス アーカイブ
種類 一般
ツール
  • Vivado Design Suite - 2014.2
Boards & Kits
  • Artix-7 FPGA AC701 Evaluation Kit
このページをブックマークに追加