AR# 61651

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7 Series Integrated Block for PCI Express v3.0 (Rev2) - RP モードのセカンダリ バス リセットが予測どおりに機能しない

説明

問題の発生したバージョン : v3.0 (Rev2)
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 54643) を参照

この問題は、7 Series Integrated Block for PCI Express v3.0 (Rev2) コアをルート ポート (RP) モードでコンフィギュレーションし、ブリッジ制御レジスタのセカンダリ バス リセット ビットがセットされている場合に発生します。

リンク トレーニングおよびステータス ステート マシン (LTSSM) がホット リセット状態に保持される必要がありますが、2ms のタイムアウト後にタイムアウト検出ステートになってしまいます。
   

ソリューション

PCI Express 仕様によれば、RP コンフィギュレーションでブリッジ制御レジスタのセカンダリ バス リセットを使用すると、コンフィギュレーションされたリンクのすべてのレーンで TS1 をホット リセット ビットをセットして送信し続け、RP LTSSM がホット リセット状態に保持されるようにする必要があります。

これは既知の問題で、修正の予定はありません。

システムでこれが問題となる場合は、ホット リセットに保持する代わりに、リンク制御レジスタでリンク ディスエーブル ビットをセットし、RP LTSSM を直接ディスエーブル状態にします。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴 :
2014/08/26 - 初版
AR# 61651
日付 08/25/2014
ステータス アクティブ
種類 既知の問題
IP
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