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AR# 61875

QPLL ベースの 7 シリーズ FPGA GTX/GTH デザイン - コンフィギュレーション後最低 500ns は QPLLPD をイネーブルにするべきではない

説明

QPLL ベースの 7 シリーズ GTX/GTH デザインの場合、コンフィギュレーション完了後、最低 500ns 間は QPLLPD を High に設定するべきではありません。
 

この新しい要件は、既に資料に記述されている GT[TX/RX]RESET の要件と同じです。
 
Vivado 2014.2 の 7 Series Transceivers Wizard では、QPLL がクロック ソースとして選択されていると、サンプル デザインに QPLLPD ロジックが生成されます。
 
このロジックは使用するべきではありません。 

ソリューション

QPLL パワーダウン(QPLLPD) では、トランシーバーをリセットまたは初期化する必要はありません。

QPLLPD の消費電力を削減する必要がある場合、トランシーバーの初期化が問題なく完了した後に QPLL パワーダウンを実行できます。

コンフィギュレーション完了までの最低待機時間は 500ns です。
 
QPLLPD ロジックは Vivado 2014.3 から削除される予定です。新しい要件は、『7 シリーズ FPGA GTX/GTH トランシーバー ユーザー ガイド』 (UG476) に記述される予定です。
 
QPLL が使用されない場合、またはトランシーバーの PLL クロック ソースとして選択されない場合にのみ、QPLLPD をデフォルトで 1'b1 に接続できます。
 
CPLLPD には、この要件はありません。 
 
AR# 61875
日付 09/26/2014
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス 詳細 概略
ツール
IP
Boards & Kits
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