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AR# 61898

AXI Bridge for PCI Express Gen3 - Vivado 2014.3 以降のバージョンのリリース ノートおよび既知の問題

説明

このアンサーでは、AXI Bridge for PCI Express Gen3 コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このリリース ノートおよび既知の問題は、Vivado 2014.3 以降のツール バージョンで生成されたコアを対象としています。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

サポートされるデバイスは、次の 3 つの場所から確認できます。

  • Vivado ツールで [IP Catalog] をクリックし、IP を右クリックして [Compatible Families] をクリック
  • 各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。
  • 『AXI Bridge for PCI Express Gen3 Subsystem 製品ガイド』 (PG194)
バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v3.0 (Rev 8)
2018.3
v3.0 (Rev7)2018.2
v3.0 (Rev6)2018.1
v3.0 (Rev5)2017.4
v3.0 (Rev4)2017.3
v3.0 (Rev3)2017.2
v3.0 (Rev2)2017.1
v3.0 (Rev1)2016.4
v3.02016.3
v2.1 (Rev1)
2016.2
v2.12016.1
v2.0 (Rev1)2015.4
v2.02015.3
v1.1 (Rev1)2015.2.1
v1.1 (Rev1)2015.2
v1.12015.1
v1.0 (Rev2)2014.4
v1.0 (Rev1)2014.4
v1.02014.3


緊急パッチ

AXI Bridge for PCI Express Gen3 の緊急パッチと、それに対応する Vivado ツールのバージョンは、次のようになっています。

アンサーコア バージョン (パッチのインストール後)ツール バージョン修正された問題
(Xilinx Answer 63113)
v1.0 (Rev.2)2014.4(Xilinx Answer 63113)
(Xilinx Answer 65744)v2.0 (Rev.65744)2015.3(Xilinx Answer 65744)
(Xilinx Answer 65831)v2.0 (Rev.65831)2015.3(Xilinx Answer 65744)
(Xilinx Answer 65831)
(Xilinx Answer 67440)v2.1 (Rev.67440)2016.1(Xilinx Answer 67440)
(Xilinx Answer 69459)v3.0 (Rev69459)2017.1/2017.2(Xilinx Answer 69459)


既知の問題および修正された問題

次の表に、Vivado 2014.3 でリリースされた AXI Bridge for PCI Express Gen3 コア v1.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 69459)「Critical Warning - [filemgmt 20-1741] File 'axi_pcie3_v1_1_bram_wrap.v' is used by one or more modules, but with different contents, and may lead to unpredictable result」というクリティカル警告メッセージが表示されるv3.0 (Rev 2) / v3.0 (Rev 3)v3.0 (Rev4)
(Xilinx Answer 67422)何度かリセットするとリンク アップ エラーになるv2.1 (Rev1)v3.0
(Xilinx Answer 67440) [IP_Flow 19-3505] IP Generation error: Failed to generate IP 'axi_pcie3_0'v2.1v2.1 (Rev1)
(Xilinx Answer 65569)Virtex-7 GTH QPLL の温度補正の属性アップデート v2.1 (Rev1)
(Xilinx Answer 67172)VCS シミュレータでサンプル デザインのシミュレーションが無期限に停止するv2.1未修正
(Xilinx Answer 65831)[Falling Edge Receiver Detect] を選択すると GT DRP ポートがディスエーブルになるv2.0v2.0 (Rev1)
(Xilinx Answer 65744)同一デザインで MSI と MSI-X を両方ともイネーブルにするv2.0v2.0 (Rev1)
(Xilinx Answer 65500)VCS シミュレータを用いたサンプル デザインのシミュレーションでエラーが発生するv2.0v2.0 (Rev1)
(Xilinx Answer 65462)PHY ステータス レジスタの Link Up ビット (Bit[11]) がアサートされないv2.0v2.0 (Rev1)
(Xilinx Answer 64829)
AXI マスター/スレーブの未処理の読み出し/書き込みトランザクションの制限 v1.1(Rev1)v2.0
(Xilinx Answer 63113)
メモリ読み出しが特定の条件下で動作しないことがあるv1.0 (Rev1)v1.0 (Rev2)
(Xilinx Answer 62515)VC709 のサンプル デザインにインプリメンテーション中にエラーが発生するv1.0v1.0 (Rev1)
(Xilinx Answer 62065)Questa シミュレーションで SIGABRT エラーが発生するv1.0QuestaSim 10.3c_1 で修正


その他の情報:

(Xilinx Answer 63077)s_axis_arready がデフォルトでアサートされない
(Xilinx Answer 65074)間違った tkeep 値が TSK_TX_MEMORY_WRITE_32 で使用される
(Xilinx Answer 71427)ERROR: [DRC REQP-1910] PCIE31_invalid_MCAPPERSTxB_driver
(Xilinx Answer 71322)
JTAG to AXI Master IP を使用した AXI PCIe Gen3/XDMA 内部レジスタの読み出し

ザイリンクス フォーラム:

PCI Express ボードからテクニカル サポートを得てください。 ザイリンクス フォーラムはテクニカル サポートの主要リソースです。

ザイリンクス コミュニティ全体がここに集まっていて、質問したり、必要なソリューションを得るためにザイリンクス エキスパートと共同作業したりできるようになっています。


改訂履歴:

2014/10/02初版
2014/11/242014.4 リリース用にアップデート
2014/12/17(Xilinx Answer 63077) を追加
2015/01/07(Xilinx Answer 63113) を追加
2015/04/152015.1 リリース用にアップデート
2015/06/242015.2 リリース用にアップデート
2015/10/062015.3 リリース用にアップデート
2015/11/242015.4 リリース用にアップデート
2016/04/132016.1 リリース用にアップデート
2016/05/12(Xilinx Answer 67172) を追加
2016/06/082016.2 リリース用にアップデート
2016/07/05(Xilinx Answer 65569) を追加
2016/08/19(Xilinx Answer 67422) を追加
2016/10/052016.3 リリース用にアップデート
2017/07/18(Xilinx Answer 69459) を追加
AR# 61898
日付 02/11/2019
ステータス アクティブ
種類 リリース ノート
IP
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