AR# 61911

LogiCORE IP JESD204 PHY コア - リリース ノートおよび既知の問題

説明

このアンサーは LogiCORE IP JESD204 PHY コアのリリース ノートで、既知の問題を含む次の情報が記載されています。


  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このリリース ノートおよび既知の問題のアンサーは、Vivado 2014.3 以降のツール バージョンで生成されたコアを対象としています。

JESD204 LogiCORE IP に関する既知の問題については、こちらを参照してください。

(Xilinx Answer 44405)LogiCORE IP JESD204 - リリース ノートおよび既知の問題


または

(Xilinx Answer 54480)LogiCORE IP JESD204B - Vivado 2013.1 以降のバージョンでのリリース ノートおよび既知の問題.


JESD204C LogiCORE IP に関する既知の問題については、こちらを参照してください。

  (Xilinx Answer 68804) LogiCORE IP JESD204C - リリース ノートおよび既知の問題


JESD204 LogiCORE IP ページ:

https://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/ef-di-jesd204.html


ザイリンクス フォーラム:

ネットワーキングおよびコネクティビティ ボードからテクニカル サポートを得るようにしてください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

または、変更ログのアンサーを参照してください。


アンサータイトル
(Xilinx Answer 73626)2020.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 72923)2019.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 72242)2019.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 71806)2018.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 71212)2018.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 70699)2018.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 70386)2017.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 69903)2017.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 69326)2017.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 69055)2017.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 68369)2016.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 68021)2016.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 67345)2016.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 66930)2016.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 66004)2015.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 65570)2015.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 65077)2015.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 64619)2015.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 63724)2014.4.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 62882)2014.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 62144)2014.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 61087)2014.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 59986)2014.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 58670)2013.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 58605)2013.3 Vivado IP リリース ノート - すべての IP 変更ログ情報

トランシーバーに関する質問および問題については、次の表を参照してください。


アンサータイトル
(Xilinx Answer 41613)7 シリーズ FPGA GTX/GTH トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 57487)UltraScale FPGA Transceiver Wizard - Vivado 2013.4 およびそれ以降のバージョン向けのリリース ノートおよび既知の問題
(Xilinx Answer 62670)UltraScale FPGA GTH トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 64440)UltraScale FPGA GTY トランシーバー - 既知の問題およびアンサー レコード リスト
(Xilinx Answer 64838)UltraScale FPGA Transceivers Wizard のデザイン アドバイザリ - Vivado 2015.2 での GTH プロダクションのアップデート

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。


コアのバージョンVivado のバージョン
v4.0(Rev. 8)2020.1
v4.0(Rev. 7)2019.2
v4.0(Rev. 6)2019.1
v4.0(Rev. 4)2018.3
v4.0(Rev. 3)2018.2
v4.0(Rev. 2)2018.1
v4.0(Rev. 1)2017.4
v4.02017.3
v3.42017.2
v3.32017.1
v3.2 (Rev. 1)2016.4
v3.22016.3
v3.1 (Rev. 1)2016.2
v3.12016.1
v3.02015.4
v2.0(Rev. 2)2015.3
v2.0 (Rev. 1)2015.2
v2.02015.1
v1.0 (Rev. 2)2014.4.1
v1.0 (Rev. 1)2014.4
v1.02014.3



既知の問題および修正された問題

次の表に、Vivado 2014.3 でリリースされた LogiCORE IP JESD204 PHY v1.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。


アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 63634)LogiCORE IP JESD204 PHY v1.0 - TX_RESET_GT および RX_RESET_GT が TX および RX SERDES の両方に影響するv1.0v2.0
(Xilinx Answer 64749)LogiCORE IP JESD204 PHY v2.0 - CPLLPD が正しく設定されないv2.0v2.0 (Rev. 1)
(Xilinx Answer 65313)LogiCORE IP JESD204 PHY v2.0 - [Shared Logic in Core] オプションを使用して生成した JESD PHY コアについて MMCM_Locked 出力ポートが生成されないv2.0v3.0
(Xilinx Answer 65479)JESD204B - QuestaSim を使用しているときにシングル レーンの JESD204 転送サンプル デザインをシミュレーションするとタイムアウトする   
(Xilinx Answer 66029)LogiCORE IP JESD204 PHY v3.0 - コンフィギュレーションによっては UltraScale Transceiver が正しい設定で生成されないことがあるv3.0v3.1
(Xilinx Answer 66575)JESD204 および JESD204 PHY - JESD インターフェイスおよび rxencommaalign 信号   
(Xilinx Answer 66576)JESD204 - クロック スタビリティ   
(Xilinx Answer 67043)JESD204 v7.0 および JESD204_PHY v3.1 - 2016.1 - DFE Equalisation モードがデフォルトになる  v3.1 (Rev. 1)
(Xilinx Answer 67044)JESD204 PHY v2.0、v3.0、v3.1 (2015.1、2015.2、2015.3、2015.4、2016.1) - TXDIFFCTRL の低いデフォルト値  v3.1 (Rev. 1)
(Xilinx Answer 67354)JESD204 PHY - CPLLPD が 2 us 以上 High に保持されない  v3.2
(Xilinx Answer 69021)JESD204 - 2017.1 - UltraScale/UltraScale+ IBUFDS_GTE 出力が安定しない   
(Xilinx Answer 69027)JESD204 - QuestaSim を使用しているときにシングル レーンの JESD204 転送サンプル デザインをシミュレーションするとタイムアウトする   
(Xilinx Answer 69508)JESD204 PHY (v3.1) - AXI-Lite または Transceiver Debug がイネーブルにされていないと RXLPMEN の値が正しくならないv3.1v4.0
(Xilinx Answer 69510)JESD204 PHY (v2.0) - CPLL が使用されず AXI-Lite が有効でない場合に CPLL_PD の値が正しくなくなるv2.0v4.0
(Xilinx Answer 69522)JESD204 PHY (v3.4) - txoutclk/rxoutclk クロックが動作していない v3.4v4.0
(Xilinx Answer 70023)JESD204 PHY (v3.4、v4.0) - CPLL_CAL ブロックの使用時に CPLLPD が 2 us 以上 High に保持されないv3.4v4.0 (Rev. 1)
(Xilinx Answer 71154)JESD204 PHY v4.0 - IP の GUI でライン レートに整数値を入力すると、JESD204_PHY コアの txoutclk および rxoutclk ピンに IP インテグレーターで設定されている正しい周波数プロパティが反映されていないv4.0 (Rev.2)v4.0 (Rev.2)

改訂履歴

2016/06/15(Xilinx Answer 72242)(Xilinx Answer 72923)、および (Xilinx Answer 73626) を追加し、2019.1、2019.2、および 2020.1 リリース用にアップデート
2018/12/132018.3 用にアップデート
2018/11/02(Xilinx Answer 71154) を追加
2017/11/06(Xilinx Answer 70023) を追加
2017/10/102017.2 用にアップデート
2017/09/29(Xilinx Answer 69522) を追加
2017/07/24(Xilinx Answer 69508)(Xilinx Answer 69510) を追加
2017/04/112017.1 用にアップデート
2017/03/142016.3 および 2016.4 用にアップデート
2016/11/25(Xilinx Answer 67354) を追加
2016/06/10(Xilinx Answer 67345) を追加
2016/05/11(Xilinx Answer 67043)(Xilinx Answer 67044)(Xilinx Answer 66930) を追加
2016/02/09(Xilinx Answer 66576) を追加
2016/02/09(Xilinx Answer 66575) を追加
2015/12/10(Xilinx Answer 66004) を追加
2015/11/26(Xilinx Answer 66029) を追加
2015/09/01(Xilinx Answer 65313) を追加
2015/08/282015.2 リリース用にアップデート。(Xilinx Answer 65077) を追加。
2015/07/03(Xilinx Answer 64838) を追加
2015/06/12(Xilinx Answer 64749) を追加
2015/06/042015.1 リリース用にアップデート。(Xilinx Answer 62670) および (Xilinx Answer (64440) を追加
2014/02/19(Xilinx Answer 63640) を追加
2014/01/202014.4 リリース用にアップデート
2014/10/07初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
67698 JESD204 ソリューション センター - 主な問題およびよく寄せられる質問 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
63634 JESD204 PHY v1.0 - 7 シリーズ FPGA で TX_RESET_GT と RX_RESET_GT が TX と RX SERDES の両方に影響する N/A N/A
64749 LogiCORE IP JESD204 PHY v2.0 - CPLLPD が正しく設定されない N/A N/A
65313 LogiCORE IP JESD204 PHY v2.0 - [Shared Logic in Core] オプションを使用して生成した JESD PHY コアについて MMCM_Locked 出力ポートが生成されない N/A N/A
66029 LogiCORE IP JESD204 PHY v3.0 - コンフィギュレーションによっては UltraScale Transceiver が正しい設定で生成されないことがある N/A N/A
66004 2015.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 N/A N/A
66575 JESD204 および JESD204 PHY - JESD インターフェイスおよび rxencommaalign 信号 N/A N/A
66576 JESD204 - クロック スタビリティ N/A N/A
67043 JESD204 v6.1, v6.2, v7.0 and JESD204 PHY v2.0, v3.0, v3.1 (2015.1, 2015.2, 2015.3, 2015.4, 2016.1) - Defaults to DFE Equalisation mode N/A N/A
67044 JESD204 PHY v2.0, v3.0, v3.1 (2015.1, 2015.2, 2015.3, 2015.4, 2016.1) - TXDIFFCTRL low default value N/A N/A
67354 JESD204 PHY - CPLLPD が 2 us 以上 High に保持されない N/A N/A
69027 JESD204 - QuestaSim を使用しているときにシングル レーンの JESD204 転送サンプル デザインをシミュレーションするとタイムアウトする N/A N/A
69055 2017.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 N/A N/A
69508 JESD204 PHY (v3.1) - AXI-Lite または Transceiver Debug がイネーブルにされていないと RXLPMEN の値が正しくならない N/A N/A
69510 JESD204 PHY (v2.0) - CPLL が使用されず AXI-Lite が有効でない場合に CPLL_PD の値が正しくなくなる N/A N/A
69522 JESD204 PHY (v3.4) - txoutclk/rxoutclk クロックが動作していない N/A N/A
70023 JESD204 PHY (v3.4、v4.0) - CPLL_CAL ブロックの使用時に CPLLPD が 2 us 以上 High に保持されない N/A N/A
71154 JESD204 PHY v4.0 - IP の GUI でライン レートに整数値を入力すると、JESD204_PHY コアの txoutclk および rxoutclk ピンに IP インテグレーターで設定されている正しい周波数プロパティが反映されていない N/A N/A
71806 2018.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
64838 UltraScale FPGA Transceivers Wizard のデザイン アドバイザリ - Vivado 2015.2 での GTH プロダクションのアップデート N/A N/A
AR# 61911
日付 07/12/2020
ステータス アクティブ
種類 リリース ノート
ツール 詳細 概略
IP