AR# 61930

Virtex UltraScale FPGA のデザイン アドバイザリ マスター アンサー

説明

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響を与える問題に対して作成され、ザイリンクス アラート通知システムに含められます。

このデザイン アドバイザリでは、Virtex UltraScale FPGA および Virtex UltraScale FPGA デザインに影響する問題をリストします。

ソリューション

2017 年 6 月 19 日のデザイン アドバイザリ

(Xilinx Answer 69152)デザイン アドバイザリ - コンポーネント モード プリミティブを使用した場合 (IOBUF を IOB=TRUE の IDDRE1、ISERDESE3、ODDRE1、OSERDESE3、または FDCE/FDPE/FDRE/FDSE と共に使用) に発生する双方向ロジックの問題を修正する Vivado 2017.1 用パッチ

2017 年 4 月 17 日のデザイン アドバイザリ

(Xilinx Answer 69034)7 シリーズ、UltraScale、および UltraScale+ のデザイン アドバイザリ - 2016.3 より前のバージョンの Vivado に差動 I/O 規格のフライト タイム遅延が含まれていない

2017 年 4 月 10 日のデザイン アドバイザリ

(Xilinx Answer 68832)Vivado 2016.4 (およびそれ以前) を使用した UltraScale FPGA、UltraScale+ FPGA、および Zynq UltraScale+ MPSoC eFUSE プログラミングに関するデザイン アドバイザリ

2016 年 12 月 26 日のデザイン アドバイザリ

(Xilinx Answer 68169)Kintex UltraScale FPGA および Virtex UltraScale FPGA のデザイン アドバイザリ - 新しいバージョンの最小プロダクション スピード仕様 (スピード ファイル) をすべてのデザインで使用する必要がある

2016 年 12 月 19 日のデザイン アドバイザリ

 

(Xilinx Answer 67645)7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限

2016 年 10 月 31 日のデザイン アドバイザリ

(Xilinx Answer 68006)2016.1 および 2016.2 ザイリンクス デザイン ツール (Vivado、SDAccel、SDSoC) の write_bitstream に関するデザイン アドバイザリ - マルチスレッドが原因でコンフィギュレーション メモリ セルが不正に設定される可能性がある

2015 年 12 月 21 日のデザイン アドバイザリ

(Xilinx Answer 65792)UltraScale RSA 認証のデザイン アドバイザリ - RSA 認証を使用する UltraScale デバイスでコンフィギュレーション インターフェイスの幅が狭いとビットストリーム認証エラーが発生する

 

2015 年 7 月 6 日のデザイン アドバイザリ

(Xilinx Answer 64838)UltraScale FPGA Transceivers Wizard のデザイン アドバイザリ - Vivado 2015.2 での GTH プロダクションのアップデート

 

2014 年 12 月 1 日のデザイン アドバイザリ

 

(Xilinx Answer 62870)Virtex UltraScale デバイスおよび Kintex UltraScale デバイスのパッケージ変更に関するデザイン アドバイザリ

 

2014 年 11 月 10 日のデザイン アドバイザリ

(Xilinx Answer 62631)Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない

2014 年 9 月 8 日のデザイン アドバイザリ

(Xilinx Answer 61903)Virtex UltraScale ASCII パッケージ ファイルのアップデートに関するデザイン アドバイザリ

アンサー レコード リファレンス

サブアンサー レコード

AR# 61930
日付 07/20/2017
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス