問題の発生したバージョン: DDR4 v6.0、DDR3 v6.0
修正バージョン: DDR4 の場合は (Xilinx Answer 69035)、DDR3 の場合は (Xilinx Answer 69036) を参照
MIG DDR4/3 コアのインプリメンテーションで、次のようなホールド タイム違反が見られることがあります。
Slack (VIOLATED) :
-0.113ns (arrival time - required time)
Source: u_SN349_virtexuDDR3_vlog_867MHz_vivado/inst/u_ddr3_mem_intfc/u_ddr3_phy/u_ddr_mc_cal/u_ddr_cal/u_ddr_cal_addr_decode/cal_DQOut_post_r_reg[52]/C
(rising edge-triggered cell FDRE clocked by riu_clk {rise@0.000ns fall@4.608ns period=9.216ns})
Destination: u_SN349_virtexuDDR3_vlog_867MHz_vivado/inst/u_ddr3_mem_intfc/u_ddr3_phy/u_ddr_mc_cal/u_ddr_cal/u_ddr_cal_addr_decode/cal_DQ_reg[564]/D
(rising edge-triggered cell FDSE clocked by mmcm_clkout0 {rise@0.000ns fall@2.304ns period=4.608ns})
Path Group: mmcm_clkout0
Path Type: Hold (Min at Slow Process Corner)
Requirement: 0.000ns (mmcm_clkout0 rise@0.000ns - riu_clk rise@0.000ns)
Data Path Delay: 0.595ns (logic 0.252ns (42.353%) route 0.343ns (57.647%))
Logic Levels: 2 (LUT4=1 LUT5=1)
Clock Path
Skew: 0.512ns (DCD - SCD - CPR)
これらのホールド タイム違反は SSIT デバイスでよく見られますが、一部のモノリシック インプリメンテーションでも見られることがあります。
これらのホールド タイム違反については現在調査中です。
この違反が見られる場合は、サービス リクエストを開いてください。
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
69036 | UltraScale/UltraScale+ DDR3 - リリース ノートおよび既知の問題 | N/A | N/A |
69035 | UltraScale/UltraScale+ DDR4 - リリース ノートおよび既知の問題 | N/A | N/A |
AR# 61988 | |
---|---|
日付 | 12/21/2017 |
ステータス | アクティブ |
種類 | 既知の問題 |
デバイス | |
IP |