問題の発生したバージョン: DDR4 v5.0、DDR3 v5.0
修正バージョン: DDR4 の場合は (Xilinx Answer 69035)、DDR3 の場合は (Xilinx Answer 69036) を参照
『LogiCORE IP UltraScale アーキテクチャ FPGA メモリ インターフェイス ソリューション製品ガイド』 (PG150) に、DDR4/DDR3 に対する次のピン ルールが記載されています。
* reset_n can only be allocated within the memory interface banks(日本語訳: reset_n はメモリ インターフェイス バンク内にしか割り当てることができません。)
以前の MIG ジェネレーションでは、タイミングが満たされていれば、reset_n ピンを FPGA 内の任意の位置に割り当てることができました。
なぜこのように変更になったのですか。
reset_n のこの制限は今後のリリースで削除される予定です。
タイミングが満たされていれば、reset_n を任意の FPGA ピンに割り当てることができるという同じルールがサポートされる予定です。
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
69036 | UltraScale/UltraScale+ DDR3 - リリース ノートおよび既知の問題 | N/A | N/A |
69035 | UltraScale/UltraScale+ DDR4 - リリース ノートおよび既知の問題 | N/A | N/A |
AR# 62050 | |
---|---|
日付 | 12/21/2017 |
ステータス | アクティブ |
種類 | 既知の問題 |
デバイス | |
IP |