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AR# 62140

7 Series FPGAs Transceiver Wizard v3.4 - リリース ノートおよび既知の問題

説明

このアンサーは、Vivado 2014.3 デザイン ツールでリリースされた 7 series FPGAs Transceiver Wizard v3.4 のリリース ノートです。

ソリューション

リリース ノートおよび既知の問題
 
 
問題 1 :
 
TX/RXOUTCLK のソースとして REFCLK を選択すると TX/RXOUTCLK でパルス幅違反が発生する。
 
ソリューション : 
 
REFCLK が TX/RXOUTCLK の範囲内にある場合、TX/RXOUTCLK のソースとして REFCLK を選択します。
REFCLK 周波数が TXOUTCLK の範囲外にある場合は、TXPLLREFCLK_DIV2 オプションを使用します。
 
7 シリーズのデータシートには、これらのクロックの周波数範囲が記載されています。
 
Artix-7 GTP : DS181 - 表 54
Kintex-7 GTX : DS182 - 表 60
Virtex-7GTX/GTH : DS183 - 表 57、表 72

 


問題 2 :

GTZ ウィザードの GUI で無効のコンフィギュレーションが選択できてしまう。

ソリューション :

GTZ の TXUSERCLK および RXUSERCLK が等しいことを確認してください。
GTZ トランシーバーがすべて同じようにコンフィギュレーションされている場合は、MULTI LANE MODE のみを選択します。そうでない場合は、MULTI LANE MODE を OFF にします。
このウィザードでは TXUSERCLK および RXUSERCLK の異なるコンフィギュレーションを間違って選択できてしまい、そうするとデータ損失になります。
 
無効なコンフィギュレーションの例 :

CHANNEL0 :   TX Line rate   25.78125    RXlinerate25.78125    REFCLK Source : REFCLK0
TXUSERCLK_SEL_LANE : TXUSRCLK0
RXUSERCLK_SEL_LANE : RXUSRCLK0
 
CHANNEL1 :    TX Line rate  -- 3.45             RX Line rate  -- 3.45         REFCLK Source  : REFCLK1
TXUSERCLK_SEL_LANE : TXUSRCLK1
RXUSERCLK_SEL_LANE : RXUSRCLK1
TXUSERCLK0 Source: OCTAL0_TXOUCLK0
RXUSERCLK0 Source: OCTAL0_TXOUCLK0
TXUSERCLK1 Source: OCTAL0_TXOUCLK1
RXUSERCLK1 Source: OCTAL0_TXOUCLK1
TXOUTCLK0 Selection: TXOUTCLK_LANE1
RXOUTCLK0 Selection: TXOUTCLK_LANE1
TXOUTCLK1 Selection: TXOUTCLK_LANE0
RXOUTCLK1 Selection: TXOUTCLK_LANE0
 
この場合、CHANNEL0 の TXOUTCLK は CHANNEL1 の TXUSERCLK のソースになるので、コンフィギュレーションは無効です。

 


問題 3 :

7 シリーズの GTH および GTP トランシーバーをターゲットにした VHDL デザインの RX STARTUP FSM に CDC の問題が見られる。

ソリューション :

次のコードを検索します。

sync_txpmaresetdone: <component_name>_sync_block
Port_map
                (
                     clk               =>   STABLE_CLOCK,
                     data_in       =>   TXPMARESETDONE,
                     data_out    =>   txpmaresetdone_s
                 );
 
これを次のように変更します。
 
sync_txpmaresetdone: <component_name>_sync_block
Port_map
                (
      
               clk               =>   TXOUTCLK
                     data_in       =>   TXPMARESETDONE,
                     data_out    =>   txpmaresetdone_s
                 );

 


問題 4 :

4 バイトの内部データ パスでレーン数が 7 をこれるチャネル ボンディング デイジー チェーンが間違っている。
 
ソリューション :
現在、8 レーンのチャネル ボンディングされたデザインの場合、ウィザードは次の方法でデイジー チェーンを出力します。
channelbond1.jpg

マスター チェーンは RXCHANBONDLEVEL が 4 になりますが、これは 4 バイトの内部データ パスに対しては無効です。
この問題の解決方法の 1 つは以下のとおりです。
一般的な解決策として、まず、マスター RXCHANBONDLEVEL が <=3 となるようにデイジー チェーンを設定してみてください。
 
 
channelbond2.jpg




 

問題 5 : CPLL レール ロジックの最適化

ソリューション :

GT ウィザードの ラッパーは <component_name>_gtx.v ファイルに CPLL レール ロジックをインスタンシエートします。 

同じ REFCLK が複数の GT で使用されている場合は、ロジックを重複させることができます。

CPLL レール ロジック用の添付のモジュール (cpll_railing.v, sync_block.v) をダウンロードしてください。

これを、使用されている REFCLK ごとにマルチ GT ラッパー レベルでインスタンシエートします。

インスタンシエートしたら、CPLL レール ロジックはデザインにある各 REFCLK に対し 1 度だけインプリメントされます。
 
CPLL レール ロジックの詳細は (ザイリンクス アンサー 59294) を参照してください。

 
問題 6 : DRC 違反が発生 :

ERROR: [Drc 23-20] Rule violation (REQP-48) must_use_ref_clock - GTPE2_COMMON cell GT_RX/inst/common0_i/gtpe2_common_i: An input reference clock pin must be used. in Artix 7 designs

 
ソリューション :
IBUFDS_GTE2 からのクロックが共通モジュールに接続されていない場合にこの問題が発生します。

IBUFDS_GTE2 からのクロックが GTPE2_COMMON モジュールに接続されていることを確認してください。

 
問題 7 : TX および RX が CPLL および QPLL を使用している場合 QPLL_CFG が正しく設定されない。

ソリューション : 
 
 
TX が CPLL を使用して 8Gbps 未満のライン レートに設定されていて、RX が QPLL を使用して 8Gbps を超えるライン レートに設定されている場合、共通ラッパーの QPLL_CFG は、27'h06801C1 (bit[6]=1=QPLL の低いバンドに設定されます。

しかし、これは間違っています。

QPLL_CFG は高いバンド 27'h0680181 (bit[6]=0) に設定する必要があります。
 
 

改訂履歴
2014/10/15 - 初版

 

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
sync_block.v 1 KB V
cpll_railing.v 3 KB V
AR# 62140
日付 11/06/2014
ステータス アクティブ
種類 リリース ノート
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
IP
  • 7 Series FPGAs Transceivers Wizard
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