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AR# 62157

UltraScale/UltraScale+ QDRII+ IP のデザイン アドバイザリ - I/O Planner でピン配置 DRC 違反が検出されない

説明

問題の発生したバージョン: v5.0 Rev1

修正バージョン: (Xilinx Answer 69038) を参照

MIG UltraScale で生成されるデフォルトのピン配置には、ピン配置違反は含まれません。

ただし、I/O Planner でピンを移動した場合に、DRC 違反が検出されないことがあります。

MIG UltraScale QDRII+ デザインにピン配置違反が含まれていると、ハードウェアでエラーが発生する可能性があります。

次に、I/O Planner で検出されない MIG UltraScale QDRII+ DRC ルールをすべてリストします。

読み出しデータ (Q) 割り当て:

  • 1 つのコンポーネントの読み出しデータに使用されるすべてのバイト レーンは隣接している必要があり、バイト レーンをスキップすることはできません。
  • 1 つのコンポーネントのすべての読み出しデータ ピンは、3 つ以内の連続バイト レーンに収める必要があります。
  • バイト レーンが読み出しデータに使用される場合は、Bit[0] および Bit[6] を使用する必要があります。
    CQCQ# は Bit[0] または Bit[6] に割り当てる必要があるので、読み出しクロック (CQ または CQ#) の優先順位が最も高く、その次がデータ (Q) になります。

読み出しクロック (CQ/CQ#) の割り当て:

  • 読み出しクロック ペアは、対応するメモリ コンポーネントの読み出しデータに使用されるバイト レーンの 1 つに割り当てる必要があります。
  • CQ/CQ# は、中央のバイト レーン (バイト レーン 1 および 2) に割り当てる必要があります。これは、ほかのバイト レーンでは読み出しデータ キャプチャのクロック出力を転送できないからです。

メモリ クロック (K/K#) の割り当て:

  • メモリ クロックは、中央バイト レーン (バイト レーン 1 および 2) のいずれかから供給する必要があります。

アドレス/制御 (A/C) ピンの割り当て:

  • すべての A/C バイト レーンは隣接している必要があり、バイト レーンをスキップすることはできません。
  • A/C と書き込みデータ バイト レーンの間に、空のバイト レーンまたは読み出しレーンを配置することはできません。
    この規則は、A/C および書き込みデータが同じバンクを共有している場合、または隣接するバンクに割り当てられている場合に適用されます。

ソリューション

これらの DRC 違反は、Vivado 2014.3 の MIG UltraScale v6.0 で修正されていますが、以前のデザインに存在している可能性があり、IP をアップデートしたときに DRC 違反が発生することがあります。

これらは有効な違反であり、IP をカスタマイズし直し、ピン配置違反を修正する必要があります。

改訂履歴

2014/10/06 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
61930 Virtex UltraScale FPGA のデザイン アドバイザリ マスター アンサー N/A N/A
69038 UltraScale/UltraScale+ QDRII+ - リリース ノートおよび既知の問題 N/A N/A
AR# 62157
日付 01/11/2018
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Kintex UltraScale
  • Virtex UltraScale
  • Kintex UltraScale+
  • More
  • Virtex UltraScale+
  • Zynq UltraScale+ MPSoC
  • Less
ツール
  • Vivado Design Suite
  • Vivado Design Suite - 2014.2
IP
  • QDRII+ SRAM
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